JPH04319754A - Data transfer system - Google Patents
Data transfer systemInfo
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- JPH04319754A JPH04319754A JP3112166A JP11216691A JPH04319754A JP H04319754 A JPH04319754 A JP H04319754A JP 3112166 A JP3112166 A JP 3112166A JP 11216691 A JP11216691 A JP 11216691A JP H04319754 A JPH04319754 A JP H04319754A
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- Multi Processors (AREA)
- Bus Control (AREA)
- Computer And Data Communications (AREA)
- Small-Scale Networks (AREA)
Abstract
Description
【0001】0001
【産業上の利用分野】この発明は、複数の計算機ユニッ
ト間で各DMA(ダイレクト メモリ アクセス)
制御回路を介してデータ授受を行うためのデータ転送方
式に関するものである。[Industrial Application Field] The present invention is directed to each DMA (direct memory access) between multiple computer units.
The present invention relates to a data transfer method for exchanging data via a control circuit.
【0002】0002
【従来の技術】図3は従来のデータ転送方式を実現する
転送システムの構成を示す図であり、図において、A,
Bは当該転送システムを構成する計算機ユニットである
。2. Description of the Related Art FIG. 3 is a diagram showing the configuration of a transfer system that implements a conventional data transfer method.
B is a computer unit that constitutes the transfer system.
【0003】そして、この計算機ユニットA,Bはそれ
ぞれ、各種処理を行う第1及び第2の計算機1a,1b
、前記第1及び第2の計算機1a,1bにより処理され
た転送データを一旦格納する第1及び第2の記憶回路2
a,2b、及び前記第1及び第2の記憶回路に格納され
ている転送データの転送制御を行う第1及び第2のDM
A制御回路3a,3bから構成されている。[0003]The computer units A and B are first and second computers 1a and 1b that perform various processes, respectively.
, first and second storage circuits 2 that temporarily store the transfer data processed by the first and second computers 1a and 1b.
a, 2b, and first and second DMs that control the transfer of transfer data stored in the first and second storage circuits.
It is composed of A control circuits 3a and 3b.
【0004】また、計算機ユニットAにおいて、前記第
1の計算機1a、第1の記憶回路2a、及び第1のDM
A制御回路3aはデータの読出し及び書込みアドレスを
指定するためのアドレスバス4aと、データの読出し及
び書込みを行うデータバス5aにより接続されており、
同様に、計算機ユニットBにおいて、前記第2の計算機
1b、第2の記憶回路2b、及び第2のDMA制御回路
3bもアドレスバス4bとデータバス5bにより接続さ
れている。[0004] Furthermore, in the computer unit A, the first computer 1a, the first storage circuit 2a, and the first DM
The A control circuit 3a is connected by an address bus 4a for specifying data reading and writing addresses and a data bus 5a for reading and writing data.
Similarly, in computer unit B, the second computer 1b, second storage circuit 2b, and second DMA control circuit 3b are also connected by an address bus 4b and a data bus 5b.
【0005】そして、各計算機ユニットA,B間は第1
及び第2のDMA制御回路3a,3bを介して、転送デ
ータを伝送する転送データバス6及び第1及び第2のD
MA制御回路3a,3bが転送制御するための転送制御
信号線7により接続されている。[0005] And, between each computer unit A and B, there is a first
and a transfer data bus 6 and first and second D for transmitting transfer data via the second DMA control circuits 3a and 3b.
MA control circuits 3a and 3b are connected by a transfer control signal line 7 for controlling transfer.
【0006】次に動作について説明する。ここでは、計
算機ユニットAから計算機ユニットBへのデータ転送を
行う場合について説明する。Next, the operation will be explained. Here, a case will be described in which data is transferred from computer unit A to computer unit B.
【0007】まず、送信側の計算機ユニットAにおいて
、計算機1aは処理したデータを、アドレスバス4aを
介して指定した第1の記憶回路2a内のアドレスにデー
タバス5aを介して転送データを一旦格納させ、転送準
備が完了すると、第1のDMA制御回路3aに転送指示
を出力する。そして、この指示を受けた第1のDMA制
御回路3aは転送制御信号線7を介して受信側の第2の
DMA制御回路3bに転送制御信号を出力してハンドシ
ェイクし、前記記憶回路2aに一旦格納されている転送
データをアドレスバス4a及びデータバス5aを介して
読出し、転送データバス6に出力する。First, in the computer unit A on the sending side, the computer 1a temporarily stores the processed data at an address in the first storage circuit 2a specified via the address bus 4a via the data bus 5a. When the transfer preparation is completed, a transfer instruction is output to the first DMA control circuit 3a. After receiving this instruction, the first DMA control circuit 3a outputs a transfer control signal to the second DMA control circuit 3b on the receiving side via the transfer control signal line 7, performs a handshake, and transfers the transfer control signal to the storage circuit 2a. The temporarily stored transfer data is read out via the address bus 4a and data bus 5a and output to the transfer data bus 6.
【0008】一方、受信側の計算機ユニットBにおいて
、第2のDMA制御回路3bは受信した転送データを、
アドレスバス4bを介して指定した第2の記憶回路2b
内のアドレスにデータバス5bを介して受信した転送デ
ータを一旦格納する。そして、第2の計算機1bはアド
レスバス4bを介して指定した第2の記憶回路2b内の
転送データをデータバス5bを介して読込むことで転送
が完了する。なお、逆方向へのデータ転送の場合も同様
に、計算機ユニットBから計算機ユニットAに対して行
われる。On the other hand, in the computer unit B on the receiving side, the second DMA control circuit 3b transfers the received transfer data to
Second storage circuit 2b designated via address bus 4b
The transfer data received via the data bus 5b is temporarily stored in the address within. Then, the second computer 1b reads the designated transfer data in the second storage circuit 2b via the address bus 4b via the data bus 5b, thereby completing the transfer. Note that data transfer in the opposite direction is similarly performed from computer unit B to computer unit A.
【0009】[0009]
【発明が解決しようとする課題】従来のデータ転送方式
は以上のように構成されているので、計算機及びDMA
制御回路は同じアドレスバス及びデータバスを介して記
憶回路とのデータ書込み及びデータ読出しを行っている
ので、DAM制御回路が転送制御中は、該アドレスバス
及びデータバスを占有するため、前記計算機は演算処理
を停止してホールド状態にする必要があり、この間は該
計算機のデッドタイムとなって演算処理能力を低下させ
るなどの課題があった。[Problem to be Solved by the Invention] Since the conventional data transfer method is configured as described above, it is difficult for computers and DMA
Since the control circuit writes data to and reads data from the storage circuit via the same address bus and data bus, the DAM control circuit occupies the address bus and data bus during transfer control, so the computer It is necessary to stop the arithmetic processing and put it in a hold state, and this time becomes a dead time for the computer, resulting in a problem such as a decrease in the arithmetic processing capacity.
【0010】この発明は上記のような課題を解消するた
めになされたもので、データ転送中での計算機の演算処
理停止をなくし、該計算機の演算処理能力を低下させる
ことなくリアルタイムにデータ転送を可能にするデータ
転送方式を得ることを目的とする。[0010] This invention was made in order to solve the above-mentioned problems, and it eliminates the suspension of arithmetic processing of a computer during data transfer, and enables data transfer in real time without reducing the arithmetic processing capacity of the computer. The purpose is to obtain a data transfer method that makes it possible.
【0011】[0011]
【課題を解決するための手段】この発明に係るデータ転
送方式は、データ転送を行う各計算機ユニットにおいて
、転送データを一旦格納する記憶回路をマルチポート化
し、該記憶回路への処理後データ書込み用のアドレスバ
ス及びデータバスと、該記憶回路からの転送データ読出
し用のアドレスバス及びデータバスとを分離するように
したものである。[Means for Solving the Problems] The data transfer method according to the present invention is such that in each computer unit that performs data transfer, a memory circuit for temporarily storing transferred data is made into a multi-port, and a data transfer method for writing data into the memory circuit after processing is provided. The address bus and data bus for the storage circuit are separated from the address bus and data bus for reading transfer data from the storage circuit.
【0012】0012
【作用】この発明におけるデータ転送方式は、各計算機
ユニットで記憶回路をマルチポート化し、計算機により
制御するためのアドレスバス及びデータバスと、DMA
制御回路により転送制御するためのアドレスバス及びデ
ータバスとを分離したので、前記計算機及びDMA制御
回路のそれぞれの転送動作を独立に行うことができる。[Operation] The data transfer method in this invention multi-ports the storage circuit in each computer unit, and provides an address bus, a data bus, and a DMA for control by the computer.
Since the address bus and data bus for controlling transfer by the control circuit are separated, the transfer operations of the computer and the DMA control circuit can be performed independently.
【0013】[0013]
【実施例】以下、この発明の一実施例を図について説明
する。図1はこの発明の一実施例によるデータ転送方式
を実現する転送システムの構成を示すブロック図であり
、従来の転送システム(図3)と同一または相当部分に
は同一符号を付して説明を省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of a transfer system that implements a data transfer method according to an embodiment of the present invention, and the same or equivalent parts as in the conventional transfer system (FIG. 3) are given the same reference numerals and explained. Omitted.
【0014】なお、図において、第1及び第2の記憶回
路2a,2bはそれぞれマルチポート化されており、8
a,8bはそれぞれ第1及び第2のDMA制御回路3a
,3bの転送制御専用に新たに設けられたアドレスバス
、9a,9bは同様に新たに設けられたデータバスであ
る。In the figure, the first and second storage circuits 2a and 2b are each multi-ported, with 8
a and 8b are the first and second DMA control circuits 3a, respectively.
, 3b are newly provided address buses exclusively for transfer control, and 9a and 9b are similarly newly provided data buses.
【0015】次に動作について説明する。ここでは、計
算機ユニットAから計算機ユニットBへのデータ転送を
行う場合について説明する。Next, the operation will be explained. Here, a case will be described in which data is transferred from computer unit A to computer unit B.
【0016】まず、送信側の計算機ユニットAにおいて
、計算機1aは処理したデータを、アドレスバス4aを
介して指定した第1の記憶回路2a内のアドレスにデー
タバス5aを介して転送データを一旦格納させ、転送準
備が完了すると、第1のDMA制御回路3aに転送指示
を出力し、他の演算処理に移る。そして、この指示を受
けた第1のDMA制御回路3aは転送制御信号線7を介
して受信側の第2のDMA制御回路3bに転送制御信号
を出力してハンドシェイクし、前記記憶回路2aに一旦
格納されている転送データをアドレスバス8a及びデー
タバス9aを介して読出し、転送データバス6に出力す
る。First, in the computer unit A on the sending side, the computer 1a temporarily stores the processed data at an address in the first storage circuit 2a designated via the address bus 4a via the data bus 5a. When the transfer preparation is completed, a transfer instruction is output to the first DMA control circuit 3a, and the process moves on to other arithmetic processing. After receiving this instruction, the first DMA control circuit 3a outputs a transfer control signal to the second DMA control circuit 3b on the receiving side via the transfer control signal line 7, performs a handshake, and transfers the transfer control signal to the storage circuit 2a. The temporarily stored transfer data is read out via the address bus 8a and data bus 9a and output to the transfer data bus 6.
【0017】一方、受信側の計算機ユニットBにおいて
、第2のDMA制御回路3bは受信した転送データを、
アドレスバス8bを介して指定した第2の記憶回路2b
内のアドレスにデータバス9bを介して受信した転送デ
ータを一旦格納する。そして、第2の計算機1bはアド
レスバス4bを介して指定した第2の記憶回路2b内の
転送データをデータバス5bを介して読込むことで転送
が完了する。On the other hand, in the computer unit B on the receiving side, the second DMA control circuit 3b transfers the received transfer data to
Second storage circuit 2b designated via address bus 8b
The transfer data received via the data bus 9b is temporarily stored in the address within. Then, the second computer 1b reads the designated transfer data in the second storage circuit 2b via the address bus 4b via the data bus 5b, thereby completing the transfer.
【0018】この際、第1及び第2の計算機1a,1b
の動作と第1及び第2のDMA制御回路3a,3bとの
動作は完全に分離しており、該第1及び第2の計算機1
a,1bは転送制御中であっても処理を停止する必要が
ない。また、逆方向へのデータ転送の場合も同様に、計
算機ユニットBから計算機ユニットAに対して行われる
。At this time, the first and second computers 1a, 1b
The operations of the first and second DMA control circuits 3a and 3b are completely separated, and the operations of the first and second DMA control circuits 3a and 3b are completely separated.
A and 1b do not need to stop processing even if transfer control is in progress. In the case of data transfer in the opposite direction, data is transferred from computer unit B to computer unit A in the same manner.
【0019】なお、上記実施例では、データ転送元の計
算機ユニットと、データ転送先の計算機ユニットとが1
対1の場合について説明したが、図3に示すように、デ
ータ転送先が複数あっても同様の効果を奏する。In the above embodiment, the data transfer source computer unit and the data transfer destination computer unit are one
Although the case of one pair has been described, the same effect can be achieved even if there are multiple data transfer destinations, as shown in FIG.
【0020】[0020]
【発明の効果】以上のように、この発明によれば、各計
算機ユニットにおいて、転送データを一旦格納する記憶
回路をマルチポート化し、該記憶回路への処理後データ
書込み用のアドレスバス及びデータバスと、該記憶回路
からの転送データ読出し用のアドレスバス及びデータバ
スとを分離した構成にしたので、転送制御中であっても
計算機の演算処理を停止させることなく、リアルタイム
でデータ転送が行える効果がある。As described above, according to the present invention, in each computer unit, the memory circuit for temporarily storing transfer data is made into a multi-port, and the address bus and data bus for writing processed data to the memory circuit are multi-ported. Since the address bus and data bus for reading transfer data from the storage circuit are separated, data can be transferred in real time without stopping the computer's arithmetic processing even during transfer control. There is.
【図1】この発明の一実施例によるデータ転送方式を実
現する転送システムの構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of a transfer system that implements a data transfer method according to an embodiment of the present invention.
【図2】この発明の他の実施例によるデータ転送方式を
実現する転送システムの構成を示すブロック図である。FIG. 2 is a block diagram showing the configuration of a transfer system that implements a data transfer method according to another embodiment of the present invention.
【図3】従来のデータ転送方式を実現する転送システム
の構成を示すブロック図である。FIG. 3 is a block diagram showing the configuration of a transfer system that implements a conventional data transfer method.
1a,1b 第1及び第2の計算機 1a, 1b First and second computers
Claims (1)
理して一旦アドレスバス及びデータバスを介して記憶回
路へ書込んだデータを、DMA制御回路が該アドレスバ
ス及びデータバスを介して読出し、他の計算機ユニット
内のDMA制御回路とハンドシェイクして転送するデー
タ転送方式において、前記各計算機ユニット内の記憶回
路をマルチポート化し、前記計算機から処理したデータ
を該記憶回路へ書込むためのアドレスバス及びデータバ
スと、該記憶回路から転送するデータを前記DMA制御
回路が読出すためのアドレスバス及びデータバスとを分
離することで、同一計算機ユニット内での計算機及びD
MA制御回路の動作を独立させたことを特徴とするデー
タ転送方式。1. Within one computer unit, a DMA control circuit reads data processed by a computer and written to a storage circuit via an address bus and a data bus via the address bus and a data bus, In a data transfer method in which data is transferred by handshaking with a DMA control circuit in another computer unit, the memory circuit in each computer unit is multi-ported, and the address for writing processed data from the computer to the memory circuit. By separating the bus and data bus from the address bus and data bus through which the DMA control circuit reads data transferred from the storage circuit, the computer and data bus within the same computer unit can be separated.
A data transfer method characterized by making the operation of the MA control circuit independent.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3112166A JPH04319754A (en) | 1991-04-18 | 1991-04-18 | Data transfer system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3112166A JPH04319754A (en) | 1991-04-18 | 1991-04-18 | Data transfer system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04319754A true JPH04319754A (en) | 1992-11-10 |
Family
ID=14579898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3112166A Pending JPH04319754A (en) | 1991-04-18 | 1991-04-18 | Data transfer system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04319754A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015032008A (en) * | 2013-07-31 | 2015-02-16 | 株式会社東芝 | Memory transfer apparatus by digital signal processor and memory transfer method by digital signal processor |
-
1991
- 1991-04-18 JP JP3112166A patent/JPH04319754A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015032008A (en) * | 2013-07-31 | 2015-02-16 | 株式会社東芝 | Memory transfer apparatus by digital signal processor and memory transfer method by digital signal processor |
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