JPH04309141A - アドレストレーサ - Google Patents
アドレストレーサInfo
- Publication number
- JPH04309141A JPH04309141A JP3073481A JP7348191A JPH04309141A JP H04309141 A JPH04309141 A JP H04309141A JP 3073481 A JP3073481 A JP 3073481A JP 7348191 A JP7348191 A JP 7348191A JP H04309141 A JPH04309141 A JP H04309141A
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- JP
- Japan
- Prior art keywords
- address
- storage
- firmware
- signal
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000700 radioactive tracer Substances 0.000 title claims abstract description 14
- 230000010365 information processing Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はアドレストレーサに関し
、特にファームウェアに制御されるプロセッサを有する
情報処理装置に設けるアドレストレーサに関する。
、特にファームウェアに制御されるプロセッサを有する
情報処理装置に設けるアドレストレーサに関する。
【０００２】
【従来の技術】従来のアドレストレーサは、記憶回路の
動作をプロセッサが直接制御し、順次実行するファーム
ウェア実行アドレスを、記憶回路にすべて記憶していた
。
動作をプロセッサが直接制御し、順次実行するファーム
ウェア実行アドレスを、記憶回路にすべて記憶していた
。
【０００３】
【発明が解決しようとする課題】上述した従来のアドレ
ストレーサは、記憶回路の動作をプロセッサが直接制御
するので、記憶動作を停止するのはプロセッサが障害お
よびエラー等を検出後となる。このため、記憶回路の記
憶容量を越えてファームウェア実行アドレスを記憶しよ
うとしている場合、エラーを検出し記憶回路の動作を停
止しても、障害におよびエラーに関する記録は得られな
いという問題点がある。又、このような状態を避けるた
め、記憶回路の記憶容量を増加させるとすれば経済的な
負担が増大するという問題点がある。
ストレーサは、記憶回路の動作をプロセッサが直接制御
するので、記憶動作を停止するのはプロセッサが障害お
よびエラー等を検出後となる。このため、記憶回路の記
憶容量を越えてファームウェア実行アドレスを記憶しよ
うとしている場合、エラーを検出し記憶回路の動作を停
止しても、障害におよびエラーに関する記録は得られな
いという問題点がある。又、このような状態を避けるた
め、記憶回路の記憶容量を増加させるとすれば経済的な
負担が増大するという問題点がある。
【０００４】本発明の目的は、限られた記憶容量で効果
的にファームウェア実行アドレスを記憶することができ
る経済的なアドレストレーサを提供することにある。
的にファームウェア実行アドレスを記憶することができ
る経済的なアドレストレーサを提供することにある。
【０００５】
【課題を解決するための手段】本発明のアドレストレー
サは、ファームウェアに制御されるプロセッサを有する
情報処理装置に設けるアドレストレーサにおいて、前記
ファームウェアの実行アドレスを記憶するファームウェ
ア実行アドレス記憶回路と、前記ファームウェアの指示
する前記実行アドレスの記憶を開始する開始アドレスを
記憶し一致を検出しアドレス一致信号を出力する開始ア
ドレス記憶回路と、前記ファームウェアの指示する前記
実行アドレスの障害およびエラーのいずれか一方を検出
するアドレスを記憶し一致を検出し終了指示信号を出力
する記憶終了制御回路と、前記アドレス一致信号と終了
指示信号とを受信し前記ファームウェア実行アドレス記
憶回路に対し記憶の指示および制御のための記憶指示イ
ネーブル信号を出力する記憶指示制御回路とを備える構
成である。
サは、ファームウェアに制御されるプロセッサを有する
情報処理装置に設けるアドレストレーサにおいて、前記
ファームウェアの実行アドレスを記憶するファームウェ
ア実行アドレス記憶回路と、前記ファームウェアの指示
する前記実行アドレスの記憶を開始する開始アドレスを
記憶し一致を検出しアドレス一致信号を出力する開始ア
ドレス記憶回路と、前記ファームウェアの指示する前記
実行アドレスの障害およびエラーのいずれか一方を検出
するアドレスを記憶し一致を検出し終了指示信号を出力
する記憶終了制御回路と、前記アドレス一致信号と終了
指示信号とを受信し前記ファームウェア実行アドレス記
憶回路に対し記憶の指示および制御のための記憶指示イ
ネーブル信号を出力する記憶指示制御回路とを備える構
成である。
【０００６】本発明のアドレストレーサは、記憶指示制
御回路はファームウェア実行アドレス記憶回路の記憶容
量分のアドレスカウンタを持ち、前記記憶容量分の記憶
が終了すると記憶指示イネーブル信号の出力を停止し、
再度開始アドレス記憶回路からアドレス一致信号を受信
すると前記記憶指示イネーブル信号を出力し、記憶終了
制御回路から終了指示信号を受信すると前記記憶指示イ
ネーブル信号の出力を停止すると共に新たに設定する実
行アドレスの記憶を開始する開始アドレスを検出したア
ドレス一致信号を受信するまで前記記憶指示イネーブル
信号の出力の停止を継続してもよい。
御回路はファームウェア実行アドレス記憶回路の記憶容
量分のアドレスカウンタを持ち、前記記憶容量分の記憶
が終了すると記憶指示イネーブル信号の出力を停止し、
再度開始アドレス記憶回路からアドレス一致信号を受信
すると前記記憶指示イネーブル信号を出力し、記憶終了
制御回路から終了指示信号を受信すると前記記憶指示イ
ネーブル信号の出力を停止すると共に新たに設定する実
行アドレスの記憶を開始する開始アドレスを検出したア
ドレス一致信号を受信するまで前記記憶指示イネーブル
信号の出力の停止を継続してもよい。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の一実施例のブロック図であ
る。
る。
【０００９】本発明のアドレストレーサ１は、図示して
いないファームウェアの実行アドレス１０を記憶するフ
ァームウェア実行アドレス記憶回路２と、ファームウェ
アの指示信号１１の指示する実行アドレスの記憶を開始
する開始アドレスを記憶し一致を検出しアドレス一致信
号１２を出力する開始アドレス記憶回路３と、ファーム
ウェアの指示する実行アドレスの障害およびエラーのい
ずれか一方を検出するアドレスを記憶し一致を検出し終
了指示信号１３を出力する記憶終了制御回路４と、アド
レス一致信号１２と終了指示信号１３とを受信しファー
ムウェア実行アドレス記憶回路２に対し記憶の指示およ
び制御のための記憶指示イネーブル信号１４を出力する
記憶指示制御回路５とを備え、各回路はファームウェア
実行クロック１５を受けて動作するように構成されてい
る。
いないファームウェアの実行アドレス１０を記憶するフ
ァームウェア実行アドレス記憶回路２と、ファームウェ
アの指示信号１１の指示する実行アドレスの記憶を開始
する開始アドレスを記憶し一致を検出しアドレス一致信
号１２を出力する開始アドレス記憶回路３と、ファーム
ウェアの指示する実行アドレスの障害およびエラーのい
ずれか一方を検出するアドレスを記憶し一致を検出し終
了指示信号１３を出力する記憶終了制御回路４と、アド
レス一致信号１２と終了指示信号１３とを受信しファー
ムウェア実行アドレス記憶回路２に対し記憶の指示およ
び制御のための記憶指示イネーブル信号１４を出力する
記憶指示制御回路５とを備え、各回路はファームウェア
実行クロック１５を受けて動作するように構成されてい
る。
【００１０】次に動作について説明する。
【００１１】アドレスのトレースのために、最初に、開
始アドレス記憶回路３は、ファームウェアの指示信号１
１の指示する実行アドレスの記憶を開始する開始アドレ
スを設定し、記憶終了制御回路４は、ファームウェアの
指示する実行アドレスの障害およびエラーのいずれか一
方を検出するアドレスを設定する。
始アドレス記憶回路３は、ファームウェアの指示信号１
１の指示する実行アドレスの記憶を開始する開始アドレ
スを設定し、記憶終了制御回路４は、ファームウェアの
指示する実行アドレスの障害およびエラーのいずれか一
方を検出するアドレスを設定する。
【００１２】ファームウェアが動作を開始すると、ファ
ームウェア実行アドレス記憶回路２は、ファームウェア
の実行アドレス１０を、ファームウェア実行クロック１
５と共に受信するが記憶は行わない。同時に、開始アド
レス記憶回路３および記憶終了制御回路４は、ファーム
ウェアの実行アドレス１０を順次取り込み、設定済みの
開始アドレスと障害およびエラーを検出する実行アドレ
スとの比較を繰返す。
ームウェア実行アドレス記憶回路２は、ファームウェア
の実行アドレス１０を、ファームウェア実行クロック１
５と共に受信するが記憶は行わない。同時に、開始アド
レス記憶回路３および記憶終了制御回路４は、ファーム
ウェアの実行アドレス１０を順次取り込み、設定済みの
開始アドレスと障害およびエラーを検出する実行アドレ
スとの比較を繰返す。
【００１３】ここで、開始アドレス記憶回路３が、設定
値と一致した実行アドレスを検出すると、アドレス一致
信号１２を記憶指示制御回路５に出力する。記憶指示制
御回路５は、終了指示信号１３を受信すると、ファーム
ウェア実行アドレス記憶回路２に対し、記憶の指示およ
び制御のための記憶指示イネーブル信号１４を出力する
。
値と一致した実行アドレスを検出すると、アドレス一致
信号１２を記憶指示制御回路５に出力する。記憶指示制
御回路５は、終了指示信号１３を受信すると、ファーム
ウェア実行アドレス記憶回路２に対し、記憶の指示およ
び制御のための記憶指示イネーブル信号１４を出力する
。
【００１４】ファームウェア実行アドレス記憶回路２は
、記憶指示イネーブル信号１４を受信すると、ファーム
ウェアの実行アドレス１０を、順次ファームウェア実行
クロック１５に従って記憶していく。記憶指示制御回路
５は、内部にファームウェア実行アドレス記憶回路２の
アドレスカウンタを備え、記憶容量分の記憶が終了する
と記憶指示イネーブル信号１４の出力を停止する。
、記憶指示イネーブル信号１４を受信すると、ファーム
ウェアの実行アドレス１０を、順次ファームウェア実行
クロック１５に従って記憶していく。記憶指示制御回路
５は、内部にファームウェア実行アドレス記憶回路２の
アドレスカウンタを備え、記憶容量分の記憶が終了する
と記憶指示イネーブル信号１４の出力を停止する。
【００１５】この後、開始アドレス記憶回路３が、再度
、設定値と一致した実行アドレスを検出すると、アドレ
ス一致信号１２を記憶指示制御回路５に出力する。記憶
指示制御回路５は、アドレス一致信号１２を受信すると
、ファームウェア実行アドレス記憶回路２に対し記憶の
指示および制御のための記憶指示イネーブル信号１４を
出力する。ファームウェア実行アドレス記憶回路２は、
再度の記憶指示イネーブル信号１４を受信すると、ファ
ームウェアの実行アドレス１０を、順次ファームウェア
実行クロック１５に従って記憶していく動作を繰り返す
。
、設定値と一致した実行アドレスを検出すると、アドレ
ス一致信号１２を記憶指示制御回路５に出力する。記憶
指示制御回路５は、アドレス一致信号１２を受信すると
、ファームウェア実行アドレス記憶回路２に対し記憶の
指示および制御のための記憶指示イネーブル信号１４を
出力する。ファームウェア実行アドレス記憶回路２は、
再度の記憶指示イネーブル信号１４を受信すると、ファ
ームウェアの実行アドレス１０を、順次ファームウェア
実行クロック１５に従って記憶していく動作を繰り返す
。
【００１６】いずれの回の記憶動作であっても、記憶指
示制御回路５は、記憶終了制御回路４が実行アドレスの
障害およびエラーのいずれか一方を検出する設定値と一
致した実行アドレスを検出し、出力する終了指示信号１
３を受信すると、記憶指示イネーブル信号１４の出力を
停止する。そして、以後、開始アドレス記憶回路３およ
び記憶終了制御回路４を新たに設定し、アドレスのトレ
ースを開始するまで、記憶指示イネーブル信号１４の出
力の停止を継続する。
示制御回路５は、記憶終了制御回路４が実行アドレスの
障害およびエラーのいずれか一方を検出する設定値と一
致した実行アドレスを検出し、出力する終了指示信号１
３を受信すると、記憶指示イネーブル信号１４の出力を
停止する。そして、以後、開始アドレス記憶回路３およ
び記憶終了制御回路４を新たに設定し、アドレスのトレ
ースを開始するまで、記憶指示イネーブル信号１４の出
力の停止を継続する。
【００１７】
【発明の効果】以上説明したように、本発明は、ファー
ムウェア実行アドレス記憶回路にファームウェアの実行
アドレスを記憶する際に、開始アドレス記憶回路がファ
ームウェアの指示する実行アドレスの記憶を開始する開
始アドレスを記憶し一致を検出してアドレス一致信号を
出力し、記憶終了制御回路がファームウェアの指示する
実行アドレスの障害およびエラーのいずれか一方を検出
するアドレスを記憶し一致を検出して終了指示信号を出
力し、記憶指示制御回路がアドレス一致信号と終了指示
信号とを受信しファームウェア実行アドレス記憶回路に
対し記憶の指示および制御のための記憶指示イネーブル
信号を出力し停止するように構成しているので、限られ
た記憶容量で経済的にファームウェア実行アドレスを記
憶することができるという効果が有る。
ムウェア実行アドレス記憶回路にファームウェアの実行
アドレスを記憶する際に、開始アドレス記憶回路がファ
ームウェアの指示する実行アドレスの記憶を開始する開
始アドレスを記憶し一致を検出してアドレス一致信号を
出力し、記憶終了制御回路がファームウェアの指示する
実行アドレスの障害およびエラーのいずれか一方を検出
するアドレスを記憶し一致を検出して終了指示信号を出
力し、記憶指示制御回路がアドレス一致信号と終了指示
信号とを受信しファームウェア実行アドレス記憶回路に
対し記憶の指示および制御のための記憶指示イネーブル
信号を出力し停止するように構成しているので、限られ
た記憶容量で経済的にファームウェア実行アドレスを記
憶することができるという効果が有る。
【図１】本発明の一実施例のブロック図である。
１ アドレストレーサ
２ ファームウェア実行アドレス記憶回路３
開始アドレス記憶回路 ４ 記憶終了制御回路 ５ 記憶指示制御回路 １０ ファームウェアの実行アドレス１１
ファームウェアの指示信号１２ アドレス一致
信号 １３ 終了指示信号 １４ 記憶指示イネーブル信号
開始アドレス記憶回路 ４ 記憶終了制御回路 ５ 記憶指示制御回路 １０ ファームウェアの実行アドレス１１
ファームウェアの指示信号１２ アドレス一致
信号 １３ 終了指示信号 １４ 記憶指示イネーブル信号
Claims (2)
- 【請求項１】 ファームウェアに制御されるプロセッ
サを有する情報処理装置に設けるアドレストレーサにお
いて、前記ファームウェアの実行アドレスを記憶するフ
ァームウェア実行アドレス記憶回路と、前記ファームウ
ェアの指示する前記実行アドレスの記憶を開始する開始
アドレスを記憶し一致を検出しアドレス一致信号を出力
する開始アドレス記憶回路と、前記ファームウェアの指
示する前記実行アドレスの障害およびエラーのいずれか
一方を検出するアドレスを記憶し一致を検出し終了指示
信号を出力する記憶終了制御回路と、前記アドレス一致
信号と終了指示信号とを受信し前記ファームウェア実行
アドレス記憶回路に対し記憶の指示および制御のための
記憶指示イネーブル信号を出力する記憶指示制御回路と
を備えることを特徴とするアドレストレーサ。 - 【請求項２】 記憶指示制御回路はファームウェア実
行アドレス記憶回路の記憶容量分のアドレスカウンタを
持ち、前記記憶容量分の記憶が終了すると記憶指示イネ
ーブル信号の出力を停止し、再度開始アドレス記憶回路
からアドレス一致信号を受信すると前記記憶指示イネー
ブル信号を出力し、記憶終了制御回路から終了指示信号
を受信すると前記記憶指示イネーブル信号の出力を停止
すると共に新たに設定する実行アドレスの記憶を開始す
る開始アドレスを検出したアドレス一致信号を受信する
まで前記記憶指示イネーブル信号の出力の停止を継続す
ることを特徴とする請求項１記載のアドレストレーサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073481A JPH04309141A (ja) | 1991-04-08 | 1991-04-08 | アドレストレーサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3073481A JPH04309141A (ja) | 1991-04-08 | 1991-04-08 | アドレストレーサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04309141A true JPH04309141A (ja) | 1992-10-30 |
Family
ID=13519516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3073481A Pending JPH04309141A (ja) | 1991-04-08 | 1991-04-08 | アドレストレーサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04309141A (ja) |
-
1991
- 1991-04-08 JP JP3073481A patent/JPH04309141A/ja active Pending
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