JPH04303965A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH04303965A JPH04303965A JP3093739A JP9373991A JPH04303965A JP H04303965 A JPH04303965 A JP H04303965A JP 3093739 A JP3093739 A JP 3093739A JP 9373991 A JP9373991 A JP 9373991A JP H04303965 A JPH04303965 A JP H04303965A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に係わり、特にゲ−ト電極部の側壁部に自己整合的
に形成されたサイドウォ−ル型電極を持つ不揮発性半導
体記憶装置に関する。
装置に係わり、特にゲ−ト電極部の側壁部に自己整合的
に形成されたサイドウォ−ル型電極を持つ不揮発性半導
体記憶装置に関する。
【０００２】
【従来の技術】従来、浮遊ゲ−トと制御ゲ−トが自己整
合的に形成され、かつそれらによるゲ−ト電極の側壁部
にサイドウォ−ル型電極を有し、この電極を、例えば選
択トランジスタのゲ−ト電極（以下、セレクトゲ−ト電
極と称す）として電気的に駆動する一括消去型のＥＥＰ
ＲＯＭ（フラッシュイレ−ズＥＥＰＲＯＭ）セルが報告
されている。
合的に形成され、かつそれらによるゲ−ト電極の側壁部
にサイドウォ−ル型電極を有し、この電極を、例えば選
択トランジスタのゲ−ト電極（以下、セレクトゲ−ト電
極と称す）として電気的に駆動する一括消去型のＥＥＰ
ＲＯＭ（フラッシュイレ−ズＥＥＰＲＯＭ）セルが報告
されている。
【０００３】（参考文献：１９８９年ＩＥＤＭ Ｄｉｇ
ｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐ
６０３）尚、このようなＥＥＰＲＯＭセルはＳＩＳＯＳ
セルと呼ばれることもある。
ｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐ
６０３）尚、このようなＥＥＰＲＯＭセルはＳＩＳＯＳ
セルと呼ばれることもある。
【０００４】（ＳＩＳＯＳ：ＳＩｄｅｗａｌｌ Ｓｅ
ｌｅｃｔ−ｇａｔｅ Ｏｎ ｉｔｓ Ｓｏｕｒｃｅ
ｓｉｄｅ）このような、ＥＥＰＲＯＭセルによれば、例
えばセレクトゲ−ト電極を、メモリトランジスタのゲ−
ト電極部側壁部にサイドウォ−ル型として形成するため
、セル面積を小さくできるという利点がある。
ｌｅｃｔ−ｇａｔｅ Ｏｎ ｉｔｓ Ｓｏｕｒｃｅ
ｓｉｄｅ）このような、ＥＥＰＲＯＭセルによれば、例
えばセレクトゲ−ト電極を、メモリトランジスタのゲ−
ト電極部側壁部にサイドウォ−ル型として形成するため
、セル面積を小さくできるという利点がある。
【０００５】しかし、このようなセルを大容量の不揮発
性メモリに使用し、セルを多数接続した場合、セレクト
ゲ−ト電極の抵抗値が大きくなるという欠点がある。こ
れは、 （１） サイドウォ−ル型電極が、通常、多結晶シリ
コン層で形成されるため、もともと固有抵抗が高いこと
。
性メモリに使用し、セルを多数接続した場合、セレクト
ゲ−ト電極の抵抗値が大きくなるという欠点がある。こ
れは、 （１） サイドウォ−ル型電極が、通常、多結晶シリ
コン層で形成されるため、もともと固有抵抗が高いこと
。
【０００６】（２） サイドウォ−ル型であるため、
電極の幅（特にゲ−ト長方向の幅）が狭く、また断面積
も小さいこと。
電極の幅（特にゲ−ト長方向の幅）が狭く、また断面積
も小さいこと。
【０００７】以上のようなことが主な原因である。
【０００８】
【発明が解決しようとする課題】このようにサイドウォ
−ル型電極は抵抗が大きい。このために、例えば電極駆
動部より遠い、例えばワ−ド線末端部に存在するセルを
読み出す際等、サイドウォ−ル型電極が所望の電位に上
昇するまで長い時間を要する。結果として、サイドウォ
−ル型電極は装置のアクセス・タイムの増大を引き起こ
すといった問題があった。
−ル型電極は抵抗が大きい。このために、例えば電極駆
動部より遠い、例えばワ−ド線末端部に存在するセルを
読み出す際等、サイドウォ−ル型電極が所望の電位に上
昇するまで長い時間を要する。結果として、サイドウォ
−ル型電極は装置のアクセス・タイムの増大を引き起こ
すといった問題があった。
【０００９】この発明は上記のような点に鑑みて為され
たもので、その目的は、サイドウォ−ル型電極が持つ抵
抗を軽減し、サイドウォ−ル型電極を持ちながらも、ア
クセス・タイムが高速となる不揮発性半導体記憶装置を
提供することにある。
たもので、その目的は、サイドウォ−ル型電極が持つ抵
抗を軽減し、サイドウォ−ル型電極を持ちながらも、ア
クセス・タイムが高速となる不揮発性半導体記憶装置を
提供することにある。
【００１０】
【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、半導体基板上にこれと絶縁されて設けら
れた浮遊ゲ−ト電極と、この浮遊ゲ−ト電極上にこれと
絶縁されて設けられた制御ゲ−ト電極と、この制御ゲ−
ト電極上にこれと絶縁されて設けられた導電層と、これ
らの浮遊ゲ−ト電極、制御ゲ−ト電極および前記導電層
から成るゲ−ト電極部の少なくとも一方の側壁にゲ−ト
電極部と絶縁されて形成されたサイドウォ−ル型電極と
、この電極と前記導電層とを互いに電気的に接続する少
なくとも１つの電気的接続手段と、を具備することを特
徴とする。
体記憶装置は、半導体基板上にこれと絶縁されて設けら
れた浮遊ゲ−ト電極と、この浮遊ゲ−ト電極上にこれと
絶縁されて設けられた制御ゲ−ト電極と、この制御ゲ−
ト電極上にこれと絶縁されて設けられた導電層と、これ
らの浮遊ゲ−ト電極、制御ゲ−ト電極および前記導電層
から成るゲ−ト電極部の少なくとも一方の側壁にゲ−ト
電極部と絶縁されて形成されたサイドウォ−ル型電極と
、この電極と前記導電層とを互いに電気的に接続する少
なくとも１つの電気的接続手段と、を具備することを特
徴とする。
【００１１】また、前記導電層は、高融点金属の単層膜
、高融点金属シリサイドの単層膜、高融点金属シリサイ
ドと多結晶シリコンとの積層膜のうち、いずれかの膜で
構成されることを特徴とする。
、高融点金属シリサイドの単層膜、高融点金属シリサイ
ドと多結晶シリコンとの積層膜のうち、いずれかの膜で
構成されることを特徴とする。
【００１２】また、前記制御ゲ−ト電極と導電層との間
には絶縁膜が設けられ、この絶縁膜がシリコン窒化膜と
シリコン酸化膜との積層膜で構成されることを特徴とす
る。
には絶縁膜が設けられ、この絶縁膜がシリコン窒化膜と
シリコン酸化膜との積層膜で構成されることを特徴とす
る。
【００１３】また、前記導電層は、前記制御ゲ−ト電極
および前記浮遊ゲ−ト電極と自己整合的に形成されてい
ることを特徴とする。
および前記浮遊ゲ−ト電極と自己整合的に形成されてい
ることを特徴とする。
【００１４】
【作用】上記のような不揮発性半導体記憶装置にあって
は、ゲ−ト電極部に新たに設けられた導電層にサイドウ
ォ−ル型電極が電気的接続手段により電気的に接続され
る。これにより、サイドウォ−ル型電極の実効的な抵抗
値を下げることができる。よって、サイドウォ−ル型電
極が持つ抵抗により生じる装置のアクセス・タイムの劣
化を抑制できる。
は、ゲ−ト電極部に新たに設けられた導電層にサイドウ
ォ−ル型電極が電気的接続手段により電気的に接続され
る。これにより、サイドウォ−ル型電極の実効的な抵抗
値を下げることができる。よって、サイドウォ−ル型電
極が持つ抵抗により生じる装置のアクセス・タイムの劣
化を抑制できる。
【００１５】さらに前記導電層は、高融点金属の単層膜
、高融点金属シリサイドの単層膜、高融点金属シリサイ
ドと多結晶シリコンとの積層膜のうち、いずれかの膜で
構成すれば、前記導電層の抵抗値が軽減されるので、サ
イドウォ−ル型電極の総抵抗がより小さくなる。
、高融点金属シリサイドの単層膜、高融点金属シリサイ
ドと多結晶シリコンとの積層膜のうち、いずれかの膜で
構成すれば、前記導電層の抵抗値が軽減されるので、サ
イドウォ−ル型電極の総抵抗がより小さくなる。
【００１６】さらに前記制御ゲ−ト電極と導電層との間
に絶縁膜が設けられた場合、この絶縁膜をシリコン窒化
膜とシリコン酸化膜との積層膜で構成すれば、制御ゲ−
ト電極と導電層との相互間の絶縁性、耐圧等が高められ
、装置の信頼性を向上できる。
に絶縁膜が設けられた場合、この絶縁膜をシリコン窒化
膜とシリコン酸化膜との積層膜で構成すれば、制御ゲ−
ト電極と導電層との相互間の絶縁性、耐圧等が高められ
、装置の信頼性を向上できる。
【００１７】さらに、前記導電層は、前記制御ゲ−ト電
極および前記浮遊ゲ−ト電極と自己整合的に形成される
ことによって、例えばセル面積の増加が抑制され、メモ
リセル集積度を高めることができる。
極および前記浮遊ゲ−ト電極と自己整合的に形成される
ことによって、例えばセル面積の増加が抑制され、メモ
リセル集積度を高めることができる。
【００１８】
【実施例】以下、図面を参照してこの発明を一実施例に
より説明する。
より説明する。
【００１９】図１はこの発明の一実施例に係わるＥＥＰ
ＲＯＭセルの概略的なパタ−ン平面図、図２は図１中の
２−２線に沿う断面図、図３は図１中の３−３線に沿う
断面図、図４は図１中の４−４線に沿う断面図である。
ＲＯＭセルの概略的なパタ−ン平面図、図２は図１中の
２−２線に沿う断面図、図３は図１中の３−３線に沿う
断面図、図４は図１中の４−４線に沿う断面図である。
【００２０】図１〜図４に示すように、例えばｐ型のシ
リコン基板１００の表面には、フィ−ルド絶縁膜１０２
が形成されている。フィ−ルド絶縁膜１０２により分離
された素子領域上には、セル第１ゲ−ト酸化膜１０４が
形成されている。セル第１ゲ−ト酸化膜１０４の上には
、例えば多結晶シリコンから成る浮遊ゲ−ト電極１０６
が形成されている。浮遊ゲ−ト電極１０６上には、酸化
膜１０８／窒化膜１１０／酸化膜１１２から成る積層絶
縁膜が形成されている。この積層絶縁膜はセル第２ゲ−
ト絶縁膜１１４を構成する。第２ゲ−ト絶縁膜１１４上
には、多結晶シリコン層１１６とシリサイド層１１８と
から成る積層導電層（ポリサイド構造）が形成されてい
る。この積層導電層は制御ゲ−ト電極（ワ−ド線）１２
０を構成する。制御ゲ−ト電極１２０上には、酸化膜１
２２／窒化膜１２４／酸化膜１２６から成る積層絶縁膜
１２８が形成されている。積層絶縁膜１２８上には、多
結晶シリコン層１３０とシリサイド層１３２から成る積
層導電層（ポリサイド構造）１３４が形成されている。 これらの各導電層等によりセルのゲ−ト電極部１３６が
構成される。また、特に図３、図４から明確なように、
積層導電層１３４は浮遊ゲ−ト電極１０６および制御ゲ
−ト電極１２０に対して自己整合的に形成されたもので
ある。このように自己整合で形成されたゲ−ト電極部１
３６の側壁部には、例えば酸化膜等から成る絶縁膜１３
８を介して、例えば多結晶シリコンから成るサイドウォ
−ル型電極１４０が形成されている。このサイドウォ−
ル型電極１４０は、例えばセレクトゲ−ト電極を構成す
る。サイドウォ−ル型電極１４０は、ゲ−ト電極部１３
６の上にかかる部分１４０Ａを持つ。また基板１００内
には、ゲ−ト電極部１３６およびサイドウォ−ル型電極
１４０に対して、自己整合的に形成されたｎ型のソ−ス
領域１４２Ｓ、ｎ型のドレイン領域１４２Ｄが形成され
ている。基板１００の上方は層間絶縁膜１４４で覆われ
ている。層間絶縁膜１４４には、積層導電層１３４に通
じるコンタクト孔１４６Ａ、ゲ−ト電極部１３６の上に
かかるサイドウォ−ル型電極１４０Ａに通じるコンタク
ト孔１４６Ｂ、ドレイン領域１４２Ｄに通じるコンタク
ト孔１４６Ｃがそれぞれ形成されている。層間絶縁膜１
４４上には、コンタクト孔１４６Ｃを介してドレイン領
域１４２Ｄに電気的に接続される、例えばアルミニウム
等のメタルから成るビット線１４８が形成されている。 またコンタクト孔１４６Ａとコンタクト孔１４６Ｂとに
跨がって形成され、サイドウォ−ル型電極１４０と積層
導電層１３４とを互いに電気的に接続する配線１５０が
形成されている。
リコン基板１００の表面には、フィ−ルド絶縁膜１０２
が形成されている。フィ−ルド絶縁膜１０２により分離
された素子領域上には、セル第１ゲ−ト酸化膜１０４が
形成されている。セル第１ゲ−ト酸化膜１０４の上には
、例えば多結晶シリコンから成る浮遊ゲ−ト電極１０６
が形成されている。浮遊ゲ−ト電極１０６上には、酸化
膜１０８／窒化膜１１０／酸化膜１１２から成る積層絶
縁膜が形成されている。この積層絶縁膜はセル第２ゲ−
ト絶縁膜１１４を構成する。第２ゲ−ト絶縁膜１１４上
には、多結晶シリコン層１１６とシリサイド層１１８と
から成る積層導電層（ポリサイド構造）が形成されてい
る。この積層導電層は制御ゲ−ト電極（ワ−ド線）１２
０を構成する。制御ゲ−ト電極１２０上には、酸化膜１
２２／窒化膜１２４／酸化膜１２６から成る積層絶縁膜
１２８が形成されている。積層絶縁膜１２８上には、多
結晶シリコン層１３０とシリサイド層１３２から成る積
層導電層（ポリサイド構造）１３４が形成されている。 これらの各導電層等によりセルのゲ−ト電極部１３６が
構成される。また、特に図３、図４から明確なように、
積層導電層１３４は浮遊ゲ−ト電極１０６および制御ゲ
−ト電極１２０に対して自己整合的に形成されたもので
ある。このように自己整合で形成されたゲ−ト電極部１
３６の側壁部には、例えば酸化膜等から成る絶縁膜１３
８を介して、例えば多結晶シリコンから成るサイドウォ
−ル型電極１４０が形成されている。このサイドウォ−
ル型電極１４０は、例えばセレクトゲ−ト電極を構成す
る。サイドウォ−ル型電極１４０は、ゲ−ト電極部１３
６の上にかかる部分１４０Ａを持つ。また基板１００内
には、ゲ−ト電極部１３６およびサイドウォ−ル型電極
１４０に対して、自己整合的に形成されたｎ型のソ−ス
領域１４２Ｓ、ｎ型のドレイン領域１４２Ｄが形成され
ている。基板１００の上方は層間絶縁膜１４４で覆われ
ている。層間絶縁膜１４４には、積層導電層１３４に通
じるコンタクト孔１４６Ａ、ゲ−ト電極部１３６の上に
かかるサイドウォ−ル型電極１４０Ａに通じるコンタク
ト孔１４６Ｂ、ドレイン領域１４２Ｄに通じるコンタク
ト孔１４６Ｃがそれぞれ形成されている。層間絶縁膜１
４４上には、コンタクト孔１４６Ｃを介してドレイン領
域１４２Ｄに電気的に接続される、例えばアルミニウム
等のメタルから成るビット線１４８が形成されている。 またコンタクト孔１４６Ａとコンタクト孔１４６Ｂとに
跨がって形成され、サイドウォ−ル型電極１４０と積層
導電層１３４とを互いに電気的に接続する配線１５０が
形成されている。
【００２１】図５はこの発明の一実施例に係わるＥＥＰ
ＲＯＭセルのメモリセル領域の等価回路図である。図５
の回路図において、図１〜図４と対応する部分について
は、同一の参照符号を付す。
ＲＯＭセルのメモリセル領域の等価回路図である。図５
の回路図において、図１〜図４と対応する部分について
は、同一の参照符号を付す。
【００２２】図５において、破線２００により囲まれる
部分は、図１のパタ−ン平面図に示す部分に対応する部
分である。ワ−ド線ＷＬは、メモリトランジスタＭＴの
制御ゲ−トにそれぞれ接続される。メモリトランジスタ
ＭＴのドレイン１４２Ｄはそれぞれ、ビット線ＢＬに接
続される。メモリトランジスタＭＴのソ−ス１４２Ｓ側
には、各々選択トランジスタＳＴが接続される。この選
択トランジスタＳＴのゲ−トはそれぞれ、第１のセレク
トゲ−ト線ＳＬ１に接続される。第１のセレクトゲ−ト
線ＳＬ１は、図１〜図４で説明したサイドウォ−ル型電
極１４０で構成されるものである。さらに第１のセレク
トゲ−ト線ＳＬ１に沿って第２のセレクトゲ−トＳＬ２
が設けられ、第２のセレクトゲ−ト線ＳＬ２は、第１の
セレクトゲ−ト線ＳＬ１に接続される。この第２のセレ
クトゲ−ト線ＳＬ２は、図１〜図４で説明した積層導電
層１３４で構成されるものである。第１のセレクトゲ−
ト線ＳＬ１と第２のセレクトゲ−ト線ＳＬ２とは、幾つ
かのメモリトランジスタ毎に配線１５０によって接続さ
れる。例えば４個とか８個とかのバイト単位毎に接続さ
れる。このように第１のセレクトゲ−ト線ＳＬ１と第２
のセレクトゲ−ト線ＳＬ２とを並列接続することにより
、選択トランジスタＳＴのゲ−トに接続されるセレクト
ゲ−ト線ＳＬが構成される。
部分は、図１のパタ−ン平面図に示す部分に対応する部
分である。ワ−ド線ＷＬは、メモリトランジスタＭＴの
制御ゲ−トにそれぞれ接続される。メモリトランジスタ
ＭＴのドレイン１４２Ｄはそれぞれ、ビット線ＢＬに接
続される。メモリトランジスタＭＴのソ−ス１４２Ｓ側
には、各々選択トランジスタＳＴが接続される。この選
択トランジスタＳＴのゲ−トはそれぞれ、第１のセレク
トゲ−ト線ＳＬ１に接続される。第１のセレクトゲ−ト
線ＳＬ１は、図１〜図４で説明したサイドウォ−ル型電
極１４０で構成されるものである。さらに第１のセレク
トゲ−ト線ＳＬ１に沿って第２のセレクトゲ−トＳＬ２
が設けられ、第２のセレクトゲ−ト線ＳＬ２は、第１の
セレクトゲ−ト線ＳＬ１に接続される。この第２のセレ
クトゲ−ト線ＳＬ２は、図１〜図４で説明した積層導電
層１３４で構成されるものである。第１のセレクトゲ−
ト線ＳＬ１と第２のセレクトゲ−ト線ＳＬ２とは、幾つ
かのメモリトランジスタ毎に配線１５０によって接続さ
れる。例えば４個とか８個とかのバイト単位毎に接続さ
れる。このように第１のセレクトゲ−ト線ＳＬ１と第２
のセレクトゲ−ト線ＳＬ２とを並列接続することにより
、選択トランジスタＳＴのゲ−トに接続されるセレクト
ゲ−ト線ＳＬが構成される。
【００２３】上記構成のＥＥＰＲＯＭセルであると、ゲ
−ト電極部１３６の側壁部に、自己整合的に形成された
サイドウォ−ル型電極１４０が形成されている。さらに
ゲ−ト電極部１３６には制御ゲ−ト電極１２０、浮遊ゲ
−ト電極１０６の他に、積層導電層１３４が設けられて
いる。サイドウォ−ル型電極１４０は積層導電層１３４
と配線１５０を介して互いに電気的に接続されることに
より、サイドウォ−ル型電極１４０が持つ抵抗値が軽減
される。これにより、図示せぬ選択トランジスタの駆動
回路より遠い、例えばワ−ド線末端部に存在するセルの
読み出しに要する時間を短縮でき、従来のＳＩＳＯＳセ
ルに比較して、アクセス・タイムをより高速化できる。
−ト電極部１３６の側壁部に、自己整合的に形成された
サイドウォ−ル型電極１４０が形成されている。さらに
ゲ−ト電極部１３６には制御ゲ−ト電極１２０、浮遊ゲ
−ト電極１０６の他に、積層導電層１３４が設けられて
いる。サイドウォ−ル型電極１４０は積層導電層１３４
と配線１５０を介して互いに電気的に接続されることに
より、サイドウォ−ル型電極１４０が持つ抵抗値が軽減
される。これにより、図示せぬ選択トランジスタの駆動
回路より遠い、例えばワ−ド線末端部に存在するセルの
読み出しに要する時間を短縮でき、従来のＳＩＳＯＳセ
ルに比較して、アクセス・タイムをより高速化できる。
【００２４】また上記実施例においては、積層導電層１
３４と制御ゲ−ト電極１２０とを絶縁するための絶縁膜
として積層絶縁膜１２８を使用している。この発明に関
わるセル構造では、例えばデ−タ書き込み時等に、制御
ゲ−ト電極１２０と積層導電層１３４との間に高い電圧
がかかることがある。このために、制御ゲ−ト電極１２
０と積層導電層１３４との間の絶縁膜には、絶縁性、耐
圧等に優れた積層絶縁膜１２８を用いた例を示した。し
かし、制御ゲ−ト電極１２０と積層導電層１３４との間
の絶縁膜には、積層絶縁膜に限られることはなく、シリ
コン酸化膜の単層や、またシリコン窒化膜を用いる場合
でも、３層構造に限らず、例えば２層構造とすることも
もちろん可能である。
３４と制御ゲ−ト電極１２０とを絶縁するための絶縁膜
として積層絶縁膜１２８を使用している。この発明に関
わるセル構造では、例えばデ−タ書き込み時等に、制御
ゲ−ト電極１２０と積層導電層１３４との間に高い電圧
がかかることがある。このために、制御ゲ−ト電極１２
０と積層導電層１３４との間の絶縁膜には、絶縁性、耐
圧等に優れた積層絶縁膜１２８を用いた例を示した。し
かし、制御ゲ−ト電極１２０と積層導電層１３４との間
の絶縁膜には、積層絶縁膜に限られることはなく、シリ
コン酸化膜の単層や、またシリコン窒化膜を用いる場合
でも、３層構造に限らず、例えば２層構造とすることも
もちろん可能である。
【００２５】さらに、上記実施例を次のように変形する
ことも可能である。
ことも可能である。
【００２６】例えば、第２のセレクトゲ−ト線を構成す
る積層導電層１３４を、高融点金属の単層で構成、ある
いはその高融点金属のシリサイド単層で構成しても良い
。このように積層導電層１３４は単層導電層としたり、
またその構成材料を種々変更できるが、サイドウォ−ル
型電極１４０の抵抗値を軽減するためには、その材料変
更に際し、極力、抵抗値が低い導電材料を選ぶことが望
ましい。
る積層導電層１３４を、高融点金属の単層で構成、ある
いはその高融点金属のシリサイド単層で構成しても良い
。このように積層導電層１３４は単層導電層としたり、
またその構成材料を種々変更できるが、サイドウォ−ル
型電極１４０の抵抗値を軽減するためには、その材料変
更に際し、極力、抵抗値が低い導電材料を選ぶことが望
ましい。
【００２７】尚、上記実施例は、選択トランジスタのゲ
−トがメモリトランジスタのソ−ス側に接続されたＳＩ
ＳＯＳセルによる一括消去型ＥＥＰＲＯＭのセル例であ
るが、この発明は一括消去型ＥＥＰＲＯＭ以外に適用す
ることもちろん可能である。
−トがメモリトランジスタのソ−ス側に接続されたＳＩ
ＳＯＳセルによる一括消去型ＥＥＰＲＯＭのセル例であ
るが、この発明は一括消去型ＥＥＰＲＯＭ以外に適用す
ることもちろん可能である。
【００２８】その他、この発明の主旨を逸脱しない範囲
で、様々に変更することができる。
で、様々に変更することができる。
【００２９】
【発明の効果】以上説明したように、この発明によれば
、サイドウォ−ル型電極が持つ抵抗値を軽減でき、サイ
ドウォ−ル型電極を持ちながらも、アクセス・タイムが
高速となる不揮発性半導体記憶装置を提供できる。
、サイドウォ−ル型電極が持つ抵抗値を軽減でき、サイ
ドウォ−ル型電極を持ちながらも、アクセス・タイムが
高速となる不揮発性半導体記憶装置を提供できる。
【図１】図１はこの発明の一実施例に係わるＥＥＰＲＯ
Ｍセルの概略的なパタ−ン平面図。
Ｍセルの概略的なパタ−ン平面図。
【図２】図２は図１中の２−２線に沿う断面図。
【図３】図３は図１中の３−３線に沿う断面図。
【図４】図４は図１中の４−４線に沿う断面図。
【図５】図５はこの発明の一実施例に係わるＥＥＰＲＯ
Ｍセルのメモリセル領域の等価回路図。
Ｍセルのメモリセル領域の等価回路図。
１００…シリコン基板、１０４…セル第１ゲ−ト酸化膜
、１０６…浮遊ゲ−ト電極、１１４…セル第２ゲ−ト絶
縁膜、１２０…制御ゲ−ト電極、１２８…絶縁膜、１３
４…導電層、１４０…サイドウォ−ル型電極、１５０…
配線。
、１０６…浮遊ゲ−ト電極、１１４…セル第２ゲ−ト絶
縁膜、１２０…制御ゲ−ト電極、１２８…絶縁膜、１３
４…導電層、１４０…サイドウォ−ル型電極、１５０…
配線。
Claims (4)
- 【請求項１】 半導体基板上に、この基板と絶縁され
て設けられた浮遊ゲ−ト電極と、前記浮遊ゲ−ト電極上
に、この浮遊ゲ−ト電極と絶縁されて設けられた制御ゲ
−ト電極と、前記制御ゲ−ト電極上に、この制御ゲ−ト
電極と絶縁されて設けられた導電層と、前記浮遊ゲ−ト
電極、前記制御ゲ−ト電極および前記導電層から成るゲ
−ト電極部の少なくとも一方の側壁部に、このゲ−ト電
極部と絶縁されて形成されたサイドウォ−ル型電極と、
前記サイドウォ−ル型電極と前記導電層とを互いに電気
的に接続する少なくとも１つの電気的接続手段と、を、
具備することを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記導電層は、高融点金属の単層膜、
高融点金属シリサイドの単層膜、高融点金属シリサイド
と多結晶シリコンとの積層膜のうち、いずれかの膜で構
成されることを特徴とする請求項１に記載の不揮発性半
導体記憶装置。 - 【請求項３】 前記制御ゲ−ト電極と導電層との間に
は絶縁膜が設けられ、この絶縁膜はシリコン窒化膜とシ
リコン酸化膜との積層膜で構成されることを特徴とする
請求項１あるいは２いずれかに記載の不揮発性半導体記
憶装置。 - 【請求項４】 前記導電層は、前記制御ゲ−ト電極お
よび前記浮遊ゲ−ト電極と自己整合的に形成されている
ことを特徴とする請求項１乃至３いずれかに記載不揮発
性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03093739A JP3112969B2 (ja) | 1991-03-30 | 1991-03-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03093739A JP3112969B2 (ja) | 1991-03-30 | 1991-03-30 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04303965A true JPH04303965A (ja) | 1992-10-27 |
| JP3112969B2 JP3112969B2 (ja) | 2000-11-27 |
Family
ID=14090782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03093739A Expired - Fee Related JP3112969B2 (ja) | 1991-03-30 | 1991-03-30 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3112969B2 (ja) |
-
1991
- 1991-03-30 JP JP03093739A patent/JP3112969B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3112969B2 (ja) | 2000-11-27 |
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