JPH04302514A

JPH04302514A - 自動利得制御回路

Info

Publication number: JPH04302514A
Application number: JP9117491A
Authority: JP
Inventors: Toshiharu Kato; 俊治加藤; Hiromitsu Miyajima; 浩光宮嶋
Original assignee: Mitsui Mining and Smelting Co Ltd
Current assignee: Mitsui Mining and Smelting Co Ltd
Priority date: 1991-03-29
Filing date: 1991-03-29
Publication date: 1992-10-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スペクトラム拡散通信
用受信機などのパルス性の検波電圧を出力する検波回路
を有する受信機において自動利得制御を行う自動利得制
御回路に関する。

【０００２】

【従来の技術】従来、受信機の自動利得制御（ＡＧＣ）
として、エンベロープ検波による検波電圧を時定数の大
きい積分回路で取出し、これをＡＧＣ電圧としてＲＦあ
るいはＩＦ段の増幅回路の利得制御を行う方法が知られ
ている。図６は従来のＡＧＣ回路の概要を示すブロック
図である。増幅回路６１の出力信号は検波回路６２にて
検波され検波電圧が出力される。この検波電圧は平滑回
路６３に入力し、所定の時定数で積分されＡＧＣ電圧６
４が生成される。このＡＧＣ電圧６４により増幅回路６
１のバイアスを制御して利得制御を行う。

【０００３】一方、秘話性の高い通信装置として、いわ
ゆるスペクトラム拡散通信（ＳＳＣ）装置が知られてお
り、このＳＳＣ装置においてもＡＧＣが行われている。スペクトラム拡散通信用送信機（ＳＳＣ送信機）では、
例えば送信すべきディジタルデータをＰＮ（疑似雑音）
コードを用いて広い周波数帯に拡散（すなわち拡散変調
）して送信する。スペクトラム拡散通信用受信機（ＳＳ
Ｃ受信機）側においては、送信機側のＰＮコードとイメ
ージ関係にある受信ＰＮコードとの相関をとり、相関ピ
ークの列を得る。この相関ピーク列を検波および波形整
形して復調する。相関をとる相関器としては、例えばＳ
ＡＷ（弾性表面波）コンボルバやマッチドフィルタなど
のＳＡＷデバイスを用いることができる。このようなＳ
ＳＣ受信機においても、フロントエンドあるいはＩＦ段
におけるＡＧＣが行われていた。

【０００４】

【発明が解決しようとする課題】上述したＡＧＣ回路で
は、積分回路のＣＲの時定数より速い入力信号の変化に
対して利得制御が追従できない場合があるという問題が
あった。すなわち、自動利得制御における速応性の問題
があった。これは例えばマルチパスフェージング、ドッ
プラー現象またはフラッタ障害などにおいて発生する。

【０００５】特に、ＳＳＣ受信機では送信信号と受信信
号との相関を取りこの相関ピークを検波するので、検波
電圧はパルス性電圧となる。このようなパルス性の検波
電圧からＡＧＣのコントロール信号であるＡＧＣ電圧を
生成する場合にも上記と同様の速応性の問題が発生する
。

【０００６】この発明は、上述の従来例における問題点
に鑑み、速い変化をする入力信号に対して良好な速応性
を有し、特に検波電圧がパルス性となるＳＳＣ受信機な
どにおいて良好な速応性を有するＡＧＣ回路を提供する
ことを目的とする。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
め、この発明は、パルス性の検波電圧を出力する検波回
路を有する受信機における自動利得制御を行う自動利得
制御回路であって、所定の基準時間間隔でカウントされ
る基準カウンタと、上記検波回路から出力される検波出
力のパルスをカウントする検波パルスカウンタと、上記
基準カウンタのカウント値と上記検波パルスカウンタの
カウント値とを比較する比較回路と、上記比較回路の比
較結果に応じたＤＣ電圧を発生するディジタル・アナロ
グ変換回路とを具備することを特徴とする。

【０００８】また、パルス性の検波電圧を出力する検波
回路を有する受信機における自動利得制御を行う自動利
得制御回路であって、所定の基準時間間隔でカウントさ
れる基準カウンタと、上記検波回路から出力される検波
出力のパルスをカウントする検波パルスカウンタと、上
記基準カウンタのカウント値が一定値に至ったときの上
記検波パルスカウンタのカウント値を出力するカウント
値出力回路と、上記カウント値出力回路の出力結果に応
じたＤＣ電圧を発生するディジタル・アナログ変換回路
とを具備することを特徴とする。

【０００９】

【作用】基準カウンタのカウント値と検波パルスカウン
タのカウント値とを比較して、パルス数の差を検出する
ことができる。この差は受信信号の強度を表すとみなす
ことができるから、この差に応じてＡＧＣ電圧を発生す
るようにできる。

【００１０】また、基準カウンタが一定値に至る周期ご
とに検波パルスカウンタのカウント値に応じたＤＣ電圧
をＡＧＣ電圧として発生することができる。

【００１１】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００１２】図１は、本発明の一実施例に係るＡＧＣ回
路の概念図である。この図に示すＡＧＣ回路はＳＳＣ受
信機に適用するものである。このＳＳＣ受信機は、検波
および波形整形したＳＳＣ出力ａのパルスをカウントす
るＡＧＣカウンタ１、基準クロックＣをカウントする基
準カウンタ２、ＡＧＣカウンタのカウント出力値ｂと基
準カウンタ２のカウント出力値ｄとを比較する比較回路
３、比較回路３の比較結果ｅをディジタル／アナログ変
換してＡＧＣ電圧を出力するＤ／Ａ変換器４を備えてい
る。

【００１３】図２は、図１のＡＧＣ回路の各部のデータ
および波形を示す。

【００１４】図２を参照して図１のＡＧＣ回路の動作を
説明する。

【００１５】まずＳＳＣ出力ａとしてはパルス幅が非常
に狭いパルスデータが出力されている。このパルスデー
タは、ＡＧＣカウンタ１でカウントされる。カウント値
ｂは図２のように「０」から順次カウントアップされて
いる。基準クロックｃはあらかじめＳＳＣ出力のパルス
間隔と同じ間隔で基準クロックパルスを出力している。この基準クロックｃは基準カウンタ２でカウントされる
。カウント値ｄは図２のように「０」から順次カウント
アップされている。比較回路３はカウンタ出力ｂとカウ
ンタ出力ｄとを比較する。

【００１６】ここで、受信信号が十分な強度を有してい
る場合は、所定時間間隔で常に一定の数のパルスが出力
される。例えば、図２でＴ１の時間区間では「ｎ」個の
パルスがカウントされている。一方、受信信号が微弱な
場合は、ＳＳＣ出力のパルスが生成されない部分がある
ことになり、例えば図２のＴ２の時間区間のように「ｎ
−１」個のパルスがカウントされることとなる。これは
Ｔ２の区間ではＳＳＣ出力のパルスが通常より１個少な
かったということである。

【００１７】このようなパルス数の変動は比較回路３に
より検出される。すなわち、Ｔ１の区間ではカウンタ出
力ｂおよびカウンタ出力ｄのいずれも「ｎ」であるので
、比較回路３は比較結果として一定の出力値を出力する
。一方、Ｔ２の区間ではカウンタ出力ｂは「ｎ−１」、
カウンタ出力ｄは「ｎ」であるので、比較回路３は比較
結果として一定の出力値から「１」を減じた値を出力す
る。比較結果の出力値はＤ／Ａ変換器４によりアナログ
のＡＧＣ電圧に変換され出力される。

【００１８】上記のＡＧＣ回路によれば、受信信号が微
弱でＳＳＣ出力のパルス数が少ない場合はＡＧＣ電圧が
高くなり、このＡＧＣ電圧により増幅器の利得を増大さ
せる方向に制御される。また、受信信号が十分な強度を
有しＳＳＣ出力のパルス数が一定の場合はＡＧＣ電圧が
低くなり、このＡＧＣ電圧により増幅器の利得は抑制さ
れる方向に制御される。ＳＳＣ装置ではＳＳＣ出力のデ
ータ送出速度は高速であり、このＡＧＣ回路（ディジタ
ル回路）も高速に動作する。したがって、ＡＧＣの即応
性は極めて良好となる。

【００１９】図３は、本発明の第２の実施例に係るＡＧ
Ｃ回路を示す。このＡＧＣ回路は、波形整形回路１１、
ＡＧＣカウンタ（ｎビット）１２、基準クロック発生器
１３、基準カウンタ（ｎビット）１４、Ｄ−ラッチ１５
、Ｄ／Ａ変換器１６を具備する。

【００２０】図４は、図３のＡＧＣ回路の各部のデータ
および波形を示す。

【００２１】図２を参照して図３のＡＧＣ回路の動作を
説明する。

【００２２】まず波形整形回路１１において、コンボリ
ューション出力ｆはアンプ２１により増幅され、コンパ
レータ２２の一方の入力端子に入力している。コンパレ
ータ２２の他方の入力端子にはレファレンスとなる電圧
Ｖｃ　が入力している。コンパレータ２２の出力波形ｇ
はワンショット回路２３により引き伸ばされる。結果と
して波形整形回路１１からは、図４に示すような波形整
形出力ｈが出力される。波形整形回路１１による波形整
形後の波形は非同期であるので、この波形整形後の波形
に合せた基準クロックを基準クロック発生器１３により
発生する。クロックの周波数は、コンボリューション出
力の周波数ＦのＭ倍（１６または３２程度）が使用され
る。波形整形出力ｈは、基準クロック発生器１３のＤ−
ＦＦ（Ｄ−フリップフロップ）２４のＤ端子に入力する
。Ｄ−ＦＦ２４、２５およびＯＲ回路２６で波形整形出
力ｈのエッジを検出し、エッジ検出出力ｉを出力する。Ｍビットカウンタ２７はエッジ検出出力ｉに基づき波形
整形出力ｈに合せた基準クロックｊを出力する。

【００２３】ｎビットの基準カウンタ１４は基準クロッ
クｊに基づいて一定値（基準となる値）をカウントする
。ビット数ｎを変えることにより、ＡＧＣ電圧の変化サ
イクルを変更することができる。

【００２４】ｎビットのＡＧＣカウンタ１２は、波形整
形後の波形パルスｎをカウントする。波形パルスｎは波
形整形出力ｈと同じ信号である。ＡＧＣカウンタ１２は
、一定値をカウントする基準カウンタ１４の周期でリセ
ットされる。すなわち、図４に示すようにＡＧＣカウン
タ出力ｏは基準カウンタ１４からのＬＯＡＤ入力ｍの立
ち上がりで「０」にリセットされる。

【００２５】Ｄ−ラッチ１５は、基準カウンタ１４の出
力をクロック（ｌ）としてＡＧＣカウンタ１２をラッチ
する。すなわち、Ｄ−ラッチクロック（ｌ）の立ち上が
りでＡＧＣカウンタ出力ｏの値をラッチする。Ｄ−ラッ
チ１５の出力はＤ／Ａ変換器１６によりＤ／Ａ変換され
ＡＧＣ電圧として出力される。

【００２６】上記図３のＡＧＣ回路では、ＡＧＣカウン
タ１２は受信信号の検波パルスをカウントする。このＡ
ＧＣカウンタ１２のカウント値は、基準カウンタ１４が
一定値を周期的にカウントするその周期ごとにＤ−ラッ
チ１５を介してＤ／Ａ変換器１６に出力される。受信信
号が微弱である場合はコンパレータ２２で判別されるパ
ルスの数が少なくなる。したがって、基準カウンタ１４
が一定値に至った時点でＤ／Ａ変換器１６に出力される
カウント値は、より少なくなり、この値に応じて高いＡ
ＧＣ電圧が出力され増幅器の利得を増大させる方向に制
御される。

【００２７】図５は、本発明のＡＧＣ回路を適用する一
例であるＳＳＣ受信機のブロック図である。この図に示
すＳＳＣ受信機は、受信アンテナ３１、ＢＰＦ３２、Ｒ
Ｆ段の受信アンプ３３、ミキサー３４、ローカル発振器
３５、ＩＦ段のアンプ３７、ＢＰＦ３８、相関器である
ＳＡＷデバイスのコンボルバ４０、ローカル発振器４１
、ミキサー４２、ＰＮコード発生器４３、ＢＰＦ４４、
相関器出力のアンプ４５、ＢＰＦ４６、遅延検波回路４
７、パルスアンプ４８、波形整形部４９、ディジタルア
ナログ（Ｄ／Ａ）変換器５０、低周波アンプ５１、ロー
パスフィルタ（ＬＰＦ）５２、およびスピーカ５３を具
備する。

【００２８】図５に示す受信機において、受信アンテナ
３１は送信された信号を受信する。受信信号はＢＰＦ３
２においてサイドローブのノイズを除去し、フロントエ
ンドのアンプ（ＲＦ段のアンプ）３３に入力する。アン
プ３３で増幅された受信信号はミキサー３４の一方の入
力端子に入力する。ミキサー３４の他方の入力端子には
ローカル発振器３５から発振信号が入力する。これによ
り、ＳＳＣ高周波受信信号は、ミキサー３４により中間
周波（ＩＦ）信号に周波数変換される。ローカル発振器
３５からの発振信号の周波数はスイッチ３６により切換
えることができるようになっており、これにより受信信
号の中心周波数を適宜選択できるようになっている。

【００２９】このようなＩＦ信号は、ＩＦ段のアンプ３
７で増幅され、ＢＰＦ３８を介してＳＳ一次復調を行う
相関器であるＳＡＷコンボルバ４０の一方の入力端子に
入力する。ＳＡＷコンボルバ４０の他方の入力端子には
、送信機側のＰＮコードとイメージ関係にあるＰＮコー
ドのＳＳＣ信号が入力する。このＰＮコードは、ローカ
ル発振器４１の出力とＰＮコード発生器４３の出力とを
ミキサー４２で混合し、ＢＰＦ４４を介して得ている。

【００３０】ＳＡＷコンボルバ４０は、相関器として機
能に加えＢＰＦとしての機能を兼ねており、受信信号と
ＰＮコードとの相関を検出してコンボリューション出力
を発生する。このコンボリューション出力は、ＳＡＷコ
ンボルバ４０の出力アンプ４５で増幅され、ＢＰＦ４６
を介して、二次復調のための遅延検波回路４７に入力す
る。コンボリューション出力は、遅延検波回路４７で検
波され、アンプ４８で増幅され、波形整形回路４９で波
形整形され、ＴＴＬレベルの「０，１」のパルス列が得
られる。このパルス列をＤ／Ａ変換器５０でアナログデ
ータに変換し、アンプ５１およびＬＰＦ５２を介して、
スピーカ５３から音響として出力する。

【００３１】フロントエンド回路のアンプ３３および一
次復調を行う相関器であるコンボルバ４０の出力アンプ
４５は、上記の図１または図３のＡＧＣ回路を用いて自
動利得制御（ＡＧＣ）される。すなわち、アンプ３３に
はＡＧＣ入力５４が入力し、これによりその利得が制御
される。アンプ４５にはＡＧＣ入力５５が入力し、これ
によりその利得が制御される。従来の通常のＡＧＣ回路
ではフロントエンド回路およびＩＦ回路にＡＧＣのコン
トロール信号を投入するのが通例であった。しかし、Ｓ
ＡＷ相関器を用いた受信機においては、ＳＡＷ相関器の
入力側を０ｄＢｍの状態で保持しゲインコントロールし
かつＡＧＣのリニアリティを改善しないとコンボリュー
ション波形に対するサイドローブノイズが増加し受信感
度が低下してしまう。そこで、フロントエンド回路のア
ンプおよび一次復調を行う相関器の後段のアンプにＡＧ
Ｃのコントロール信号を投入し、自動利得制御した。こ
の場合、ＩＦ回路のＡＧＣは必要でない。このようなＡ
ＧＣを行うことによりサイドローブノイズか低く押さえ
られコンボリューション波形が飽和せずに出力される。

【００３２】

【発明の効果】以上説明したように、本発明のＡＧＣ回
路によれば、パルス性の検波電圧をディジタルのままカ
ウントし、基準カウンタと比較することによりまたは基
準カウンタによる一定の周期ごとに出力することにより
、ＡＧＣ電圧を生成出力しているので、速い変化をする
入力信号に対して良好な速応性を有するＡＧＣが実現さ
れる。特に検波電圧がパルス性となるＳＳＣ受信機など
において良好な速応性を有するＡＧＣ回路が提供され、
耐フェージング対策などに多大な効果がある。

【図面の簡単な説明】

【図１】　　本発明の一実施例に係るＡＧＣ回路の概念
図

【図２】　　図１のＡＧＣ回路の各部のデータおよび
波形を示す図

【図３】　　本発明の第２の実施例に係るＡＧＣ回路の
ブロック図

【図４】　　図３のＡＧＣ回路の各部のデータおよび波
形を示す図

【図５】　　本発明のＡＣＧ回路の適用対象の一例であ
るＳＳＣ受信機のブロック図

【図６】　　従来のＡＧＣ回路の概要を示すブロック図

【符号の説明】

１…ＡＧＣカウンタ、２…基準カウンタ、３…比較回路
、４…Ｄ／Ａ変換器、１１…波形整形回路、１２…ＡＧ
Ｃカウンタ、１３…基準クロック発生器、１４…基準カ
ウンタ、１５…Ｄ−ラッチ、１６…Ｄ／Ａ変換器１６。

Claims

【特許請求の範囲】

【請求項１】　　パルス性の検波電圧を出力する検波回
路を有する受信機における自動利得制御を行う自動利得
制御回路であって、所定の基準時間間隔でカウントされ
る基準カウンタと、上記検波回路から出力される検波出
力のパルスをカウントする検波パルスカウンタと、上記
基準カウンタのカウント値と上記検波パルスカウンタの
カウント値とを比較する比較回路と、上記比較回路の比
較結果に応じたＤＣ電圧を発生するディジタル・アナロ
グ変換回路とを具備することを特徴とする自動利得制御
回路。
【請求項２】　　パルス性の検波電圧を出力する検波回
路を有する受信機における自動利得制御を行う自動利得
制御回路であって、所定の基準時間間隔でカウントされ
る基準カウンタと、上記検波回路から出力される検波出
力のパルスをカウントする検波パルスカウンタと、上記
基準カウンタのカウント値が一定値に至ったときの上記
検波パルスカウンタのカウント値を出力するカウント値
出力回路と、上記カウント値出力回路の出力結果に応じ
たＤＣ電圧を発生するディジタル・アナログ変換回路と
を具備することを特徴とする自動利得制御回路。