JPH04299403A - 定電流回路 - Google Patents
定電流回路Info
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- JPH04299403A JPH04299403A JP8779491A JP8779491A JPH04299403A JP H04299403 A JPH04299403 A JP H04299403A JP 8779491 A JP8779491 A JP 8779491A JP 8779491 A JP8779491 A JP 8779491A JP H04299403 A JPH04299403 A JP H04299403A
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- Japan
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- operational amplifier
- capacitor
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- constant current
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- 239000003990 capacitor Substances 0.000 claims abstract description 34
- 238000010586 diagram Methods 0.000 description 9
- 101100070120 Xenopus laevis has-rs gene Proteins 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
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- Continuous-Control Power Sources That Use Transistors (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明は定電流回路に関し、特に電流源ト
ランジスタのバイアス回路としてオペアンプの負帰還回
路を用いる定電流回路に関する。
ランジスタのバイアス回路としてオペアンプの負帰還回
路を用いる定電流回路に関する。
【０００２】
【従来技術】従来の吐出型の定電流回路は、図６に示す
ように、電流源トランジスタとしてのＰＭＯＳトランジ
スタＱ１と、このトランジスタＱ１のバイアス回路とし
て負帰還回路を構成するオペアンプＯＰ１、および基準
抵抗Ｒｓ を有している。
ように、電流源トランジスタとしてのＰＭＯＳトランジ
スタＱ１と、このトランジスタＱ１のバイアス回路とし
て負帰還回路を構成するオペアンプＯＰ１、および基準
抵抗Ｒｓ を有している。
【０００３】次に、動作について説明する。オペアンプ
ＯＰ１の非反転（正相）入力に基準電圧Ｖｒ を与えて
、トランジスタＱ１をバイアスし、負荷抵抗ＲＬ に出
力電流Ｉｏ を流すようにする。この出力電流Ｉｏ の
値は基準抵抗Ｒｓ の電圧降下で検出され、オペアンプ
ＯＰ１の反転（逆相）入力に負帰還される。このためオ
ペアンプＯＰ１は、基準電圧Ｖｒ と基準抵抗Ｒｓ の
電圧降下が等しくなるようにトランジスタＱ１をバイア
スし、負荷抵抗ＲＬ の値にかかわらず出力電流Ｉｏ
が一定になるように動作する。
ＯＰ１の非反転（正相）入力に基準電圧Ｖｒ を与えて
、トランジスタＱ１をバイアスし、負荷抵抗ＲＬ に出
力電流Ｉｏ を流すようにする。この出力電流Ｉｏ の
値は基準抵抗Ｒｓ の電圧降下で検出され、オペアンプ
ＯＰ１の反転（逆相）入力に負帰還される。このためオ
ペアンプＯＰ１は、基準電圧Ｖｒ と基準抵抗Ｒｓ の
電圧降下が等しくなるようにトランジスタＱ１をバイア
スし、負荷抵抗ＲＬ の値にかかわらず出力電流Ｉｏ
が一定になるように動作する。
【０００４】実際のオペアンプは入力オフセット電圧が
存在するため、オペアンプＯＰ１の入力オフセット電圧
をＥｏｓ１ 、電源電圧を＋Ｅとすると基準抵抗Ｒｓ
の電圧降下は、 Ｉｏ ・Ｒｓ ＝Ｅ−Ｖｒ −Ｅｏｓ１となり、出力電
流Ｉｏ は下式で示される。
存在するため、オペアンプＯＰ１の入力オフセット電圧
をＥｏｓ１ 、電源電圧を＋Ｅとすると基準抵抗Ｒｓ
の電圧降下は、 Ｉｏ ・Ｒｓ ＝Ｅ−Ｖｒ −Ｅｏｓ１となり、出力電
流Ｉｏ は下式で示される。
【０００５】
Ｉｏ ＝（Ｅ−Ｖｒ ）／Ｒｓ −Ｅｏｓ１ ／Ｒｓ
…（１）このうち右辺の第２項が入力オフセット電圧に
よる設定誤差となる。
…（１）このうち右辺の第２項が入力オフセット電圧に
よる設定誤差となる。
【０００６】この従来の定電流回路では、出力電流Ｉｏ
は（１）式できまるため、電源電圧＋Ｅおよび基準電
圧Ｖｒ が一定であっても、オペアンプＯＰ１の入力オ
フセット電圧Ｅｏｓ１ が出力電流の設定誤差を発生さ
せるという問題点がある。
は（１）式できまるため、電源電圧＋Ｅおよび基準電
圧Ｖｒ が一定であっても、オペアンプＯＰ１の入力オ
フセット電圧Ｅｏｓ１ が出力電流の設定誤差を発生さ
せるという問題点がある。
【０００７】
【発明の目的】本発明の目的は、オペアンプの入力オフ
セット電圧による出力電流誤差を軽減するようにした定
電流回路を提供することである。
セット電圧による出力電流誤差を軽減するようにした定
電流回路を提供することである。
【０００８】
【発明の構成】本発明によれば、電流源トランジスタと
、このトランジスタの出力電流を検出してこの検出電流
に応じた電圧を負帰還入力とする第１のオペアンプとを
含み、この第１のオペアンプの出力を前記トランジスタ
の動作バイアスとするようにした定電流回路であって、
第１及び第２のキャパシタと、前記第１のオペアンプの
正相入力と基準電位点との間に接続された第３のキャパ
シタと、所定基準電圧が正相入力に供給された第２のオ
ペアンプと、動作周期の前半で、前記第２のオペアンプ
の出力をその逆相入力に帰還し、前記第２のキャパシタ
を前記第２のオペアンプの正逆相入力間に接続し、更に
前記基準電圧と前記検出電流に応じた電圧との誤差電圧
により前記第１及び第２のキャパシタの直列回路を充電
制御する手段と、前記動作周期の後半で、前記第１のキ
ャパシタを前記基準電圧と前記第２のオペアンプの逆相
入力との間に接続し、前記第２のキャパシタを前記第２
のオペアンプの負帰還部として構成し、更にこの第２の
オペアンプの出力を前記第１のオペアンプの正相入力へ
供給するよう制御する手段とを含むことを特徴とする定
電流回路が得られる。
、このトランジスタの出力電流を検出してこの検出電流
に応じた電圧を負帰還入力とする第１のオペアンプとを
含み、この第１のオペアンプの出力を前記トランジスタ
の動作バイアスとするようにした定電流回路であって、
第１及び第２のキャパシタと、前記第１のオペアンプの
正相入力と基準電位点との間に接続された第３のキャパ
シタと、所定基準電圧が正相入力に供給された第２のオ
ペアンプと、動作周期の前半で、前記第２のオペアンプ
の出力をその逆相入力に帰還し、前記第２のキャパシタ
を前記第２のオペアンプの正逆相入力間に接続し、更に
前記基準電圧と前記検出電流に応じた電圧との誤差電圧
により前記第１及び第２のキャパシタの直列回路を充電
制御する手段と、前記動作周期の後半で、前記第１のキ
ャパシタを前記基準電圧と前記第２のオペアンプの逆相
入力との間に接続し、前記第２のキャパシタを前記第２
のオペアンプの負帰還部として構成し、更にこの第２の
オペアンプの出力を前記第１のオペアンプの正相入力へ
供給するよう制御する手段とを含むことを特徴とする定
電流回路が得られる。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１０】図１は本発明の一実施例の吐出型の定電流
回路の回路図である。電流源トランジスタのＰＭＯＳト
ランジスタＱ１と、このトランジスタＱ１のバイアス回
路として負帰還回路を構成するオペアンプＯＰ１、およ
び基準抵抗Ｒｓ は従来の定電流回路と同様である。
回路の回路図である。電流源トランジスタのＰＭＯＳト
ランジスタＱ１と、このトランジスタＱ１のバイアス回
路として負帰還回路を構成するオペアンプＯＰ１、およ
び基準抵抗Ｒｓ は従来の定電流回路と同様である。
【００１１】これに加えて本実施例では、オフセット除
去用にアナログスイッチＳ１とＳ２、キャパシタＣ１よ
り構成されるスイッチドキャパシタ、およびキャパシタ
Ｃ２とアナログスイッチＳ３、Ｓ４、Ｓ５とオペアンプ
ＯＰ２により構成される誤差電圧増幅器を有している。 さらに、オペアンプＯＰ１の非反転（正相）入力にはオ
ペアンプＯＰ２の出力との間にアナログスイッチＳ６が
、接地との間にはキャパシタＣ３が挿入されている。
去用にアナログスイッチＳ１とＳ２、キャパシタＣ１よ
り構成されるスイッチドキャパシタ、およびキャパシタ
Ｃ２とアナログスイッチＳ３、Ｓ４、Ｓ５とオペアンプ
ＯＰ２により構成される誤差電圧増幅器を有している。 さらに、オペアンプＯＰ１の非反転（正相）入力にはオ
ペアンプＯＰ２の出力との間にアナログスイッチＳ６が
、接地との間にはキャパシタＣ３が挿入されている。
【００１２】図２は図１の回路の動作波形図であり、タ
イミングｔ＝Ｔ１、Ｔ３、Ｔ５ではアナログスイッチＳ
１、Ｓ３、Ｓ５をオンしＳ２、Ｓ４、Ｓ６をオフとし、
ｔ＝Ｔ２、Ｔ４、Ｔ６ではアナログスイッチＳ１、Ｓ３
、Ｓ５をオフしＳ２、Ｓ４、Ｓ６をオンとするように動
作する。
イミングｔ＝Ｔ１、Ｔ３、Ｔ５ではアナログスイッチＳ
１、Ｓ３、Ｓ５をオンしＳ２、Ｓ４、Ｓ６をオフとし、
ｔ＝Ｔ２、Ｔ４、Ｔ６ではアナログスイッチＳ１、Ｓ３
、Ｓ５をオフしＳ２、Ｓ４、Ｓ６をオンとするように動
作する。
【００１３】次に本実施例の動作について説明する。オ
ペアンプＯＰ２の非反転入力に基準電圧Ｖｒ ’を与え
、オペアンプＯＰ１の非反転入力に加わる電圧をＶｒ
、オペアンプＯＰ１およびＯＰ２の入力オフセット電圧
をＥｏｓ１ 、Ｅｏｓ２ とする。
ペアンプＯＰ２の非反転入力に基準電圧Ｖｒ ’を与え
、オペアンプＯＰ１の非反転入力に加わる電圧をＶｒ
、オペアンプＯＰ１およびＯＰ２の入力オフセット電圧
をＥｏｓ１ 、Ｅｏｓ２ とする。
【００１４】ｔ＝Ｔ１のとき、アナログスイッチＳ１、
Ｓ３、Ｓ５はオンに、Ｓ２、Ｓ４、Ｓ６はオフであり、
このときの等価回路を図３に示す。この場合の誤差電圧
をＶｅ とすると、 Ｖｅ ＝（Ｖｒ ＋Ｅｏｓ１ ）−Ｖｒ ’で示される
。
Ｓ３、Ｓ５はオンに、Ｓ２、Ｓ４、Ｓ６はオフであり、
このときの等価回路を図３に示す。この場合の誤差電圧
をＶｅ とすると、 Ｖｅ ＝（Ｖｒ ＋Ｅｏｓ１ ）−Ｖｒ ’で示される
。
【００１５】このとき、キャパシタＣ１、Ｃ２の電荷を
Ｑｃ１、Ｑｃ２とすると、 Ｑｃ１＝Ｃ１・（Ｖｅ −Ｅｏｓ２ ）＝Ｃ１・（
Ｖｒ ＋Ｅｏｓ１ −Ｖｒ ’−Ｅｏｓ２ ） Ｑｃ
２＝Ｃ２・Ｅｏｓ２ ｔ＝Ｔ２のとき、アナログスイッチＳ２、Ｓ４、Ｓ６は
オンに、Ｓ１、Ｓ３、Ｓ５はオフであり、このときの等
価回路を図４に示す。
Ｑｃ１、Ｑｃ２とすると、 Ｑｃ１＝Ｃ１・（Ｖｅ −Ｅｏｓ２ ）＝Ｃ１・（
Ｖｒ ＋Ｅｏｓ１ −Ｖｒ ’−Ｅｏｓ２ ） Ｑｃ
２＝Ｃ２・Ｅｏｓ２ ｔ＝Ｔ２のとき、アナログスイッチＳ２、Ｓ４、Ｓ６は
オンに、Ｓ１、Ｓ３、Ｓ５はオフであり、このときの等
価回路を図４に示す。
【００１６】このとき、キャパシタＣ１の電荷をキャパ
シタＣ２に転送し、キャパシタＣ１、２の電荷をＱｃ１
’Ｑｃ２’とすると、 Ｑｃ１’＝−Ｃ１・Ｅｏｓ２ Ｑｃ２’＝Ｃ２（Ｅｏｓ２ ＋Ｖｒ ’−Ｖｒ ）とな
る。
シタＣ２に転送し、キャパシタＣ１、２の電荷をＱｃ１
’Ｑｃ２’とすると、 Ｑｃ１’＝−Ｃ１・Ｅｏｓ２ Ｑｃ２’＝Ｃ２（Ｅｏｓ２ ＋Ｖｒ ’−Ｖｒ ）とな
る。
【００１７】オペアンプＯＰ２の反転入力は仮想接地点
であり流入する電荷がゼロであるから、電荷保存則より
、 Ｑｃ１＋Ｑｃ２＝Ｑｃ１’＋Ｑｃ２’ Ｃ１・（
Ｖｒ ＋Ｅｏｓ１ −Ｖｒ ’−Ｅｏｓ２ ）＋Ｃ２・
Ｅｏｓ２ ＝−Ｃ１・Ｅ
ｏｓ２ ＋Ｃ２・（Ｅｏｓ２ ＋Ｖｒ ’−Ｖｒ ）と
なる。
であり流入する電荷がゼロであるから、電荷保存則より
、 Ｑｃ１＋Ｑｃ２＝Ｑｃ１’＋Ｑｃ２’ Ｃ１・（
Ｖｒ ＋Ｅｏｓ１ −Ｖｒ ’−Ｅｏｓ２ ）＋Ｃ２・
Ｅｏｓ２ ＝−Ｃ１・Ｅ
ｏｓ２ ＋Ｃ２・（Ｅｏｓ２ ＋Ｖｒ ’−Ｖｒ ）と
なる。
【００１８】Ｃ１の容量はＣ２のα倍とし、Ｃ１＝α・
Ｃ２とすると、 α・Ｖｒ ＋α・Ｅｏｓ１ −α・Ｖｒ ’−α・
Ｅｏｓ２ ＋Ｅｏｓ２ ＝−α
・Ｅｏｓ２ ＋Ｅｏｓ２ ＋Ｖｒ ’−Ｖｒ となり、これ等式によりＶｒ を求めると、Ｖｒ ＝Ｖ
ｒ ’−｛α／（α＋１）｝・Ｅｏｓ１ …（２）とな
る。
Ｃ２とすると、 α・Ｖｒ ＋α・Ｅｏｓ１ −α・Ｖｒ ’−α・
Ｅｏｓ２ ＋Ｅｏｓ２ ＝−α
・Ｅｏｓ２ ＋Ｅｏｓ２ ＋Ｖｒ ’−Ｖｒ となり、これ等式によりＶｒ を求めると、Ｖｒ ＝Ｖ
ｒ ’−｛α／（α＋１）｝・Ｅｏｓ１ …（２）とな
る。
【００１９】（１）式に（２）式を代入すれば出力電流
Ｉｏ は、 Ｉｏ ＝（Ｅ−Ｖｒ ）／Ｒｓ −Ｅｏｓ１ ／Ｒ
ｓ ＝｛Ｅ−Ｖｒ ’＋Ｅｏｓ１ ・α／（
α＋１）｝／Ｒｓ −Ｅｏｓ１ ／Ｒｓ
＝（Ｅ−Ｖｒ ’）／Ｒｓ −｛１／（α＋１）｝・（
Ｅｏｓ１ ／Ｒｓ ）｝
…（
３）となる。
Ｉｏ は、 Ｉｏ ＝（Ｅ−Ｖｒ ）／Ｒｓ −Ｅｏｓ１ ／Ｒ
ｓ ＝｛Ｅ−Ｖｒ ’＋Ｅｏｓ１ ・α／（
α＋１）｝／Ｒｓ −Ｅｏｓ１ ／Ｒｓ
＝（Ｅ−Ｖｒ ’）／Ｒｓ −｛１／（α＋１）｝・（
Ｅｏｓ１ ／Ｒｓ ）｝
…（
３）となる。
【００２０】（３）式では、出力電流Ｉｏ の誤差はオ
フセット電圧Ｅｏｓ１ の１／（α＋１）に軽減されて
いる。 また、（３）式にはオペアンプＯＰ２のオフセット電圧
Ｅｏｓ２ を含まず除去されている。（３）式は、例え
ばＣ１をＣ２の１０倍にすれば、オフセットによる出力
電流誤差を１／１１に軽減できることを示している。こ
のときキャパシタＣ３は（２）式で示されるＶｒ で充
電され、ｔ＝Ｔ３の間この電圧を保持する。
フセット電圧Ｅｏｓ１ の１／（α＋１）に軽減されて
いる。 また、（３）式にはオペアンプＯＰ２のオフセット電圧
Ｅｏｓ２ を含まず除去されている。（３）式は、例え
ばＣ１をＣ２の１０倍にすれば、オフセットによる出力
電流誤差を１／１１に軽減できることを示している。こ
のときキャパシタＣ３は（２）式で示されるＶｒ で充
電され、ｔ＝Ｔ３の間この電圧を保持する。
【００２１】ｔ＝Ｔ３、Ｔ５のとき、動作はＴ１と同様
であるがＶｒ は｛α／（α＋１）｝・Ｅｏｓ１ だけ
減少している。また、ｔ＝Ｔ４、Ｔ６のとき、動作はＴ
２と同様である。
であるがＶｒ は｛α／（α＋１）｝・Ｅｏｓ１ だけ
減少している。また、ｔ＝Ｔ４、Ｔ６のとき、動作はＴ
２と同様である。
【００２２】図５は本発明の第二の実施例の吸込型の定
電流回路の回路図である。電流源トランジスタにＮＭＯ
ＳトランジスタＱ２を使用し、基準抵抗Ｒｓ は接地さ
れ、負荷抵抗ＲＬ に出力電流Ｉｏ が吸込まれる。
電流回路の回路図である。電流源トランジスタにＮＭＯ
ＳトランジスタＱ２を使用し、基準抵抗Ｒｓ は接地さ
れ、負荷抵抗ＲＬ に出力電流Ｉｏ が吸込まれる。
【００２３】トランジスタＱ２のバイアス回路として負
帰還回路を構成するオペアンプＯＰ１、さらにオフセッ
ト除去用にアナログスイッチＳ１とＳ２、キャパシタＣ
１より構成されるスイッチドキャパシタ、およびキャパ
シタＣ２とアナログスイッチＳ３、Ｓ４、Ｓ５とオペア
ンプＯＰ２により構成される誤差電圧増幅器を有し、さ
らに、オペアンプＯＰ１の非反転入力にはオペアンプＯ
Ｐ２の出力との間にアナログスイッチＳ６が接地との間
にはキャパシタＣ３が挿入されていることは、第一の実
施例と同様である。
帰還回路を構成するオペアンプＯＰ１、さらにオフセッ
ト除去用にアナログスイッチＳ１とＳ２、キャパシタＣ
１より構成されるスイッチドキャパシタ、およびキャパ
シタＣ２とアナログスイッチＳ３、Ｓ４、Ｓ５とオペア
ンプＯＰ２により構成される誤差電圧増幅器を有し、さ
らに、オペアンプＯＰ１の非反転入力にはオペアンプＯ
Ｐ２の出力との間にアナログスイッチＳ６が接地との間
にはキャパシタＣ３が挿入されていることは、第一の実
施例と同様である。
【００２４】本実施例の動作についても第一の実施例と
同様であり、出力電流Ｉｏ は、 Ｉｏ ＝Ｖｒ ／Ｒｓ ＋Ｅｏｓ１ ／Ｒｓ …（４）
で示される。
同様であり、出力電流Ｉｏ は、 Ｉｏ ＝Ｖｒ ／Ｒｓ ＋Ｅｏｓ１ ／Ｒｓ …（４）
で示される。
【００２５】ｔ＝Ｔ２のとき、Ｖｒ は（２）式により
示され、（４）式に（２）式を代入すれば出力電流Ｉｏ
は、 Ｉｏ ＝｛Ｖｒ ’−Ｅｏｓ１ ・α／（α＋１）
｝／Ｒｓ ＋Ｅｏｓ１ ／Ｒｓ ＝Ｖｒ ’
／Ｒｓ ＋｛１／（α＋１）｝・Ｅｏｓ１ ／Ｒｓ …
（５）と表わされる。
示され、（４）式に（２）式を代入すれば出力電流Ｉｏ
は、 Ｉｏ ＝｛Ｖｒ ’−Ｅｏｓ１ ・α／（α＋１）
｝／Ｒｓ ＋Ｅｏｓ１ ／Ｒｓ ＝Ｖｒ ’
／Ｒｓ ＋｛１／（α＋１）｝・Ｅｏｓ１ ／Ｒｓ …
（５）と表わされる。
【００２６】（５）式では、出力電流Ｉｏ の誤差はオ
フセット電圧Ｅｏｓ１ の１／（α＋１）に軽減されて
いる。 また、（５）式にはオペアンプＯＰ２のオフセット電圧
Ｅｏｓ２ を含まず除去されていることも第一の実施例
と同様である。
フセット電圧Ｅｏｓ１ の１／（α＋１）に軽減されて
いる。 また、（５）式にはオペアンプＯＰ２のオフセット電圧
Ｅｏｓ２ を含まず除去されていることも第一の実施例
と同様である。
【００２７】尚、電流源トランジスタとしては、電界効
果トランジスタの他、バイポーラトランジスタを用いて
も良いことは明らかである。
果トランジスタの他、バイポーラトランジスタを用いて
も良いことは明らかである。
【００２８】
【発明の効果】以上述べた如く、本発明によれば、基準
電圧入力端子にアナログスイッチとキャパシタとにより
構成されるスイッチドキャパシタとオペアンプとの組合
わせによるスイッチドキャパシタ誤差電圧増幅器を設け
、このスイッチドキャパシタ誤差電圧増幅器により、負
帰還用オペアンプのオフセット電圧を除去するようにし
ているので、定電流出力の誤差が大幅に軽減できるとい
う効果がある。
電圧入力端子にアナログスイッチとキャパシタとにより
構成されるスイッチドキャパシタとオペアンプとの組合
わせによるスイッチドキャパシタ誤差電圧増幅器を設け
、このスイッチドキャパシタ誤差電圧増幅器により、負
帰還用オペアンプのオフセット電圧を除去するようにし
ているので、定電流出力の誤差が大幅に軽減できるとい
う効果がある。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路の動作を示す波形図である。
【図３】図１の回路の、動作周期前半における等価回路
図である。
図である。
【図４】図１の回路の、動作周期後半における等価回路
図である。
図である。
【図５】本発明の他の実施例の回路図である。
【図６】従来の吐出型定電流回路の例を示す図である。
Ｃ１〜Ｃ３ キャパシタ
ＯＰ１，ＯＰ２ オペアンプ
Ｑ１，Ｑ２ トランジスタ
Ｒｓ 基準抵抗
ＲＬ 負荷抵抗
Ｓ１〜Ｓ６ スイッチ
Claims (1)
- 【請求項１】 電流源トランジスタと、このトランジ
スタの出力電流を検出してこの検出電流に応じた電圧を
負帰還入力とする第１のオペアンプとを含み、この第１
のオペアンプの出力を前記トランジスタの動作バイアス
とするようにした定電流回路であって、第１及び第２の
キャパシタと、前記第１のオペアンプの正相入力と基準
電位点との間に接続された第３のキャパシタと、所定基
準電圧が正相入力に供給された第２のオペアンプと、動
作周期の前半で、前記第２のオペアンプの出力をその逆
相入力に帰還し、前記第２のキャパシタを前記第２のオ
ペアンプの正逆相入力間に接続し、更に前記基準電圧と
前記検出電流に応じた電圧との誤差電圧により前記第１
及び第２のキャパシタの直列回路を充電制御する手段と
、前記動作周期の後半で、前記第１のキャパシタを前記
基準電圧と前記第２のオペアンプの逆相入力との間に接
続し、前記第２のキャパシタを前記第２のオペアンプの
負帰還部として構成し、更にこの第２のオペアンプの出
力を前記第１のオペアンプの正相入力へ供給するよう制
御する手段とを含むことを特徴とする定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8779491A JPH04299403A (ja) | 1991-03-27 | 1991-03-27 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8779491A JPH04299403A (ja) | 1991-03-27 | 1991-03-27 | 定電流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04299403A true JPH04299403A (ja) | 1992-10-22 |
Family
ID=13924888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8779491A Pending JPH04299403A (ja) | 1991-03-27 | 1991-03-27 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04299403A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102778910A (zh) * | 2011-05-08 | 2012-11-14 | 曹先国 | 高电压基准 |
| CN104407660A (zh) * | 2014-11-14 | 2015-03-11 | 航天长峰朝阳电源有限公司 | 在线式集成一体化高精密恒流源 |
-
1991
- 1991-03-27 JP JP8779491A patent/JPH04299403A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102778910A (zh) * | 2011-05-08 | 2012-11-14 | 曹先国 | 高电压基准 |
| CN104407660A (zh) * | 2014-11-14 | 2015-03-11 | 航天长峰朝阳电源有限公司 | 在线式集成一体化高精密恒流源 |
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