JPH04294421A - ディジタル関数計算装置 - Google Patents
ディジタル関数計算装置Info
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- JPH04294421A JPH04294421A JP5873591A JP5873591A JPH04294421A JP H04294421 A JPH04294421 A JP H04294421A JP 5873591 A JP5873591 A JP 5873591A JP 5873591 A JP5873591 A JP 5873591A JP H04294421 A JPH04294421 A JP H04294421A
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- 230000006870 function Effects 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 9
- 230000009466 transformation Effects 0.000 claims description 2
- 239000013598 vector Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 6
- 238000013459 approach Methods 0.000 description 2
- 101000582320 Homo sapiens Neurogenic differentiation factor 6 Proteins 0.000 description 1
- 102100030589 Neurogenic differentiation factor 6 Human genes 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ベクトルの回転を利
用して初等関数値を計算をするＣＯＲＤＩＣ法を実現し
たディジタル関数計算装置に関するものである。
用して初等関数値を計算をするＣＯＲＤＩＣ法を実現し
たディジタル関数計算装置に関するものである。
【０００２】
【従来の技術】初めに座標変換の演算手法であるＣＯＲ
ＤＩＣについて簡単に説明する。
ＤＩＣについて簡単に説明する。
【０００３】Ｘ−Ｙ座標上においた点Ｐの直交座標を（
ｘ，ｙ）また極座標上においた点Ｐの極座標を（Ｒ，θ
）としたときに、式（１）〜式（４）が成り立つ。
ｘ，ｙ）また極座標上においた点Ｐの極座標を（Ｒ，θ
）としたときに、式（１）〜式（４）が成り立つ。
【０００４】
【数１】
【０００５】したがって、ｃｏｓθ，ｓｉｎθを求める
には、極座標が与えられているときに、何らかの方法で
直交座標を求めなければならない。また、ａｒｃｔａｎ
（ｙ／ｘ）を求めるには、直交座標が与えられていると
きに、何らかの方法で極座標を求めなければならない。 ＣＯＲＤＩＣ法は、ベクトルの回転を利用してこれを行
なう方法である。
には、極座標が与えられているときに、何らかの方法で
直交座標を求めなければならない。また、ａｒｃｔａｎ
（ｙ／ｘ）を求めるには、直交座標が与えられていると
きに、何らかの方法で極座標を求めなければならない。 ＣＯＲＤＩＣ法は、ベクトルの回転を利用してこれを行
なう方法である。
【０００６】ここでベクトルの回転について考える。図
３に示したように、直交座標（ｘｉ，ｙｉ）、極座標（
Ｒｉ ，θｉ ）の点Ｐｉ 及び、直交座標（ｘｉ＋１
，ｙｉ＋１）、極座標（Ｒｉ＋１ ，θｉ＋１ ）の
点Ｐｉ＋１ をそれぞれおくと、式（５）〜式（１０）
の様に表すことができる。
３に示したように、直交座標（ｘｉ，ｙｉ）、極座標（
Ｒｉ ，θｉ ）の点Ｐｉ 及び、直交座標（ｘｉ＋１
，ｙｉ＋１）、極座標（Ｒｉ＋１ ，θｉ＋１ ）の
点Ｐｉ＋１ をそれぞれおくと、式（５）〜式（１０）
の様に表すことができる。
【０００７】
【数２】
【０００８】ただし、δｉ 及びＫｉ は式（９），式
（１０）とする。
（１０）とする。
【０００９】
【数３】
【００１０】したがって、Ｐｉ＋１ の直交座標は、式
（１），式（２）より式（１１）〜式（１３）のように
なる。ただし、Ｚ軸は、Ｘ−Ｙ軸に直交する軸とする。
（１），式（２）より式（１１）〜式（１３）のように
なる。ただし、Ｚ軸は、Ｘ−Ｙ軸に直交する軸とする。
【００１１】
【数４】
【００１２】このようにして、同様の回転をｉ＝０から
ｎ回繰り返し行うと、Ｐｎ は式（１４）〜式（１８）
のようになる。
ｎ回繰り返し行うと、Ｐｎ は式（１４）〜式（１８）
のようになる。
【００１３】
【数５】
【００１４】ただし、Ｋ，αは式（１９），式（２０）
の通りである。
の通りである。
【００１５】
【数６】
【００１６】ここで、δ＝２−ｉとするとαｉ は式（
２１）のようになる。
２１）のようになる。
【００１７】
【数７】
【００１８】したがって、回転を繰り返し行なうとαｉ
は減少していき無限に０に近づくので、式（１１）〜
式（１３）は収束することがわかる。このことから、α
ｉ の回転方向が時計回りのとき式（２２）〜式（２４
）のようになる。
は減少していき無限に０に近づくので、式（１１）〜
式（１３）は収束することがわかる。このことから、α
ｉ の回転方向が時計回りのとき式（２２）〜式（２４
）のようになる。
【００１９】
【数８】
【００２０】また、αｉ の回転方向が反時計回りのと
き式（２５）〜式（２７）のようになる。
き式（２５）〜式（２７）のようになる。
【００２１】
【数９】
【００２２】このようにして、時計回り及び、反時計回
りの回転を繰り返し行なうことにより、式（１６）〜式
（１８）の結果を求めることができる。
りの回転を繰り返し行なうことにより、式（１６）〜式
（１８）の結果を求めることができる。
【００２３】ＣＯＲＤＩＣ法は、ベクトルモードと回転
モードの２つの計算モードがある。ベクトルモードは、
ｚ０ ＝０にしておいて、ｙｎ を０に近づけるように
式（２２）〜式（２７）に示した回転を繰り返す計算モ
ードである。こうして、ｙｎ ＝０となると、ｘｎ ，
ｚｎ は式（２８），式（２９）のようになる。
モードの２つの計算モードがある。ベクトルモードは、
ｚ０ ＝０にしておいて、ｙｎ を０に近づけるように
式（２２）〜式（２７）に示した回転を繰り返す計算モ
ードである。こうして、ｙｎ ＝０となると、ｘｎ ，
ｚｎ は式（２８），式（２９）のようになる。
【００２４】
【数１０】
【００２５】このことから、ある種の平方根や逆正接が
求められたことになる。回転モードは、ｚ０ を適当に
設定しておき、ｚｎ を０に近づけるように式（２２）
〜式（２７）に示した回転を繰り返す計算モードである
。こうして、ｚｎ ＝０になると、ｘｎ ，ｙｎ は式
（３０），式（３１）のようになる。
求められたことになる。回転モードは、ｚ０ を適当に
設定しておき、ｚｎ を０に近づけるように式（２２）
〜式（２７）に示した回転を繰り返す計算モードである
。こうして、ｚｎ ＝０になると、ｘｎ ，ｙｎ は式
（３０），式（３１）のようになる。
【００２６】
【数１１】
【００２７】このことから、角度ｚ０ の正弦及び余弦
が計算できる。
が計算できる。
【００２８】図４は、従来のディジタル関数計算装置の
構成を示す図である。図において、１はＣＯＲＤＩＣの
演算部、２はこの演算部の制御部、３は一連の演算を制
御するためのシーケンス・コントローラ、４はこのシー
ケンス・コントローラに計算モード等を指定するための
制御バス、５〜７は各々前記ベクトルの回転におけるＸ
ｉ＋１ ，Ｙｉ＋１ ，Ｚｉ＋１ の値を計算する算術
演算ユニット（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ
Ｕｎｉｔ：以降ＡＬＵと略す。）、８〜１０はそれぞ
れＸｉ ，Ｙｉ ，Ｚｉ を保持しておくためのレジス
タ、１１，１２は２−ｉ・Ｘｉ ，２−ｉ・Ｙｉ を求
めるためのシフト・レジスタ、１３はａｒｃｔａｎ２−
ｉを格納した記憶素子、１４〜１６は上記レジスタ８〜
１２の入力元を選択するセレクト回路，Ｘｏ，Ｙ０ ，
Ｚ０ は演算初期値である。
構成を示す図である。図において、１はＣＯＲＤＩＣの
演算部、２はこの演算部の制御部、３は一連の演算を制
御するためのシーケンス・コントローラ、４はこのシー
ケンス・コントローラに計算モード等を指定するための
制御バス、５〜７は各々前記ベクトルの回転におけるＸ
ｉ＋１ ，Ｙｉ＋１ ，Ｚｉ＋１ の値を計算する算術
演算ユニット（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ
Ｕｎｉｔ：以降ＡＬＵと略す。）、８〜１０はそれぞ
れＸｉ ，Ｙｉ ，Ｚｉ を保持しておくためのレジス
タ、１１，１２は２−ｉ・Ｘｉ ，２−ｉ・Ｙｉ を求
めるためのシフト・レジスタ、１３はａｒｃｔａｎ２−
ｉを格納した記憶素子、１４〜１６は上記レジスタ８〜
１２の入力元を選択するセレクト回路，Ｘｏ，Ｙ０ ，
Ｚ０ は演算初期値である。
【００２９】従来のディジタル関数計算装置は上記のよ
うに構成され、最初に演算初期値Ｘ０ ，Ｙ０ ，Ｚ０
をセレクト回路１４〜１６を介してレジスタ８〜１０
に設定する。制御バス４によって制御部２に計算モード
を設定して、演算開始の指示をするとコントローラ３は
演算終了までの一連の動作の制御を開始する。起動を受
けた演算部１は、ｉ＝０の回転を行うためＡＬＵ５はレ
ジスタ８とシフト・レジスタ１２の値を、ＡＬＵ６はレ
ジスタ９とシフト・レジスタ１１の値を、ＡＬＵ７はレ
ジスタ１０と記憶素子１３に格納してあるａｒｃｔａｎ
２０ の値を式（２２）〜式（２７）にしたがって加減
算を行う。したがって、レジスタ１０の値が負の場合は
式（２２）〜式（２４）の演算を適用し、レジスタ１０
の値が負以外の場合は式（２５）〜式（２７）の演算を
適用する。このようにして得た計算結果Ｘ１ ，Ｙ１
，Ｚ１ は、セレクタ１４〜１６を介してＸ１ はレジ
スタ８とシフト・レジスタ１１に、Ｙ１ はレジスタ９
とシフト・レジスタ１２に、Ｚ１ はレジスタ１０にそ
れぞれ取り込まれる。そして、シフト・レジスタ１１，
１２が取り込んだデータは、それぞれ１ビット下方にシ
フトして、２−１・Ｘ１ ，２−１・Ｙ１を得る。次に
ｉ＝１の回転をするため、ＡＬＵ５はレジスタ８とシフ
ト・レジスタ１２の値を、ＡＬＵ６はレジスタ９とシフ
ト・レジスタ１１の値を、ＡＬＵ７はレジスタ１０と記
憶素子１３に格納してあるａｒｃｔａｎ２−１の値を、
レジスタ１０の符号にしたがって上記と同様に加減算す
る。このようにして、ｉ＝ｎの回転ではシフト・レジス
タ１１，１２の下方シフトはｎとなり、記憶素子１３か
ら読み出す値がａｒｃｔａｎ２−ｎとなる以外は、上記
のベクトルの回転を、データＸｏ，Ｙ０ ，Ｚ０ の桁
数と同数回繰り返す。ベクトルの回転が終わると、レジ
スタ８には式（１６）のＸｎ が、レジスタ９には式（
１７）のｙｎ が、レジスタ１０には式（１８）のｚｎ
がそれぞれ格納されている。
うに構成され、最初に演算初期値Ｘ０ ，Ｙ０ ，Ｚ０
をセレクト回路１４〜１６を介してレジスタ８〜１０
に設定する。制御バス４によって制御部２に計算モード
を設定して、演算開始の指示をするとコントローラ３は
演算終了までの一連の動作の制御を開始する。起動を受
けた演算部１は、ｉ＝０の回転を行うためＡＬＵ５はレ
ジスタ８とシフト・レジスタ１２の値を、ＡＬＵ６はレ
ジスタ９とシフト・レジスタ１１の値を、ＡＬＵ７はレ
ジスタ１０と記憶素子１３に格納してあるａｒｃｔａｎ
２０ の値を式（２２）〜式（２７）にしたがって加減
算を行う。したがって、レジスタ１０の値が負の場合は
式（２２）〜式（２４）の演算を適用し、レジスタ１０
の値が負以外の場合は式（２５）〜式（２７）の演算を
適用する。このようにして得た計算結果Ｘ１ ，Ｙ１
，Ｚ１ は、セレクタ１４〜１６を介してＸ１ はレジ
スタ８とシフト・レジスタ１１に、Ｙ１ はレジスタ９
とシフト・レジスタ１２に、Ｚ１ はレジスタ１０にそ
れぞれ取り込まれる。そして、シフト・レジスタ１１，
１２が取り込んだデータは、それぞれ１ビット下方にシ
フトして、２−１・Ｘ１ ，２−１・Ｙ１を得る。次に
ｉ＝１の回転をするため、ＡＬＵ５はレジスタ８とシフ
ト・レジスタ１２の値を、ＡＬＵ６はレジスタ９とシフ
ト・レジスタ１１の値を、ＡＬＵ７はレジスタ１０と記
憶素子１３に格納してあるａｒｃｔａｎ２−１の値を、
レジスタ１０の符号にしたがって上記と同様に加減算す
る。このようにして、ｉ＝ｎの回転ではシフト・レジス
タ１１，１２の下方シフトはｎとなり、記憶素子１３か
ら読み出す値がａｒｃｔａｎ２−ｎとなる以外は、上記
のベクトルの回転を、データＸｏ，Ｙ０ ，Ｚ０ の桁
数と同数回繰り返す。ベクトルの回転が終わると、レジ
スタ８には式（１６）のＸｎ が、レジスタ９には式（
１７）のｙｎ が、レジスタ１０には式（１８）のｚｎ
がそれぞれ格納されている。
【００３０】
【発明が解決しようとする課題】従来のＣＯＲＤＩＣ法
を用いたディジタル関数計算装置は以上のように構成さ
れていたため、演算シーケンスが固定となり、ベクトル
の回転数は必ずデータの桁数と同数回行なっていた。こ
のため、高い演算精度を必要とせず、高速に演算処理し
たい場合があっても、ハードウェアの構成上、演算シー
ケンスを変更できないという問題があった。
を用いたディジタル関数計算装置は以上のように構成さ
れていたため、演算シーケンスが固定となり、ベクトル
の回転数は必ずデータの桁数と同数回行なっていた。こ
のため、高い演算精度を必要とせず、高速に演算処理し
たい場合があっても、ハードウェアの構成上、演算シー
ケンスを変更できないという問題があった。
【００３１】この発明は、上記のような課題を解消する
ためになされたものであり、ハードウェア構成の変更を
必要としないで、演算シーケンスを容易に変更できるデ
ィジタル関数計算装置を得ることを目的としている。
ためになされたものであり、ハードウェア構成の変更を
必要としないで、演算シーケンスを容易に変更できるデ
ィジタル関数計算装置を得ることを目的としている。
【００３２】
【課題を解決するための手段】この発明に係るディジタ
ル関数計算装置は、外部より書き替え可能な、演算シー
ケンス保持用の不揮発記憶装置を演算制御部に用いるこ
とにより、演算シーケンスをプログラマブルに変更でき
るようにしたものである。
ル関数計算装置は、外部より書き替え可能な、演算シー
ケンス保持用の不揮発記憶装置を演算制御部に用いるこ
とにより、演算シーケンスをプログラマブルに変更でき
るようにしたものである。
【００３３】また、上記不揮発記憶装置に複数の演算シ
ーケンスを格納し、このうち１つの演算シーケンスを指
定するためのレジスタを演算制御部に用いたものである
。
ーケンスを格納し、このうち１つの演算シーケンスを指
定するためのレジスタを演算制御部に用いたものである
。
【００３４】
【作用】この発明におけるディジタル関数計算装置は、
演算シーケンスを格納した不揮発記憶装置の内容をプロ
グラマブルに変更できるので、ベクトルの回転数を減ら
すことにより演算時間を短縮できる。
演算シーケンスを格納した不揮発記憶装置の内容をプロ
グラマブルに変更できるので、ベクトルの回転数を減ら
すことにより演算時間を短縮できる。
【００３５】また、演算シーケンス指定用レジスタの内
容を変更することにより瞬時に演算シーケンスを変更で
きるので、ディジタル関数計算装置を使用するシステム
は、一連の処理のなかで任意に演算シーケンスを選択す
ることができる。
容を変更することにより瞬時に演算シーケンスを変更で
きるので、ディジタル関数計算装置を使用するシステム
は、一連の処理のなかで任意に演算シーケンスを選択す
ることができる。
【００３６】
【実施例】実施例１
図１は、この発明の一実施例を示す、ディジタル関数計
算装置の構成図である。図において、１，４〜１６，Ｘ
０ ，Ｙ０ ，Ｚ０ は図４と同じであり、１７は演算
部１の制御部、１９は演算シーケンスを格納した不揮発
記憶装置、１８は不揮発記憶装置１９を制御するための
コントローラａ、２０は不揮発記憶装置１９が出力する
演算シーケンスを解読し、演算部１を制御するためのコ
ントローラｂ、２２は制御部１７と外部装置を接続する
メモリバス、２２は不揮発記憶装置１９に格納された演
算シーケンスを外部装置よりメモリバス２２を介して変
更するためのメモリバス・インタフェース回路である。
算装置の構成図である。図において、１，４〜１６，Ｘ
０ ，Ｙ０ ，Ｚ０ は図４と同じであり、１７は演算
部１の制御部、１９は演算シーケンスを格納した不揮発
記憶装置、１８は不揮発記憶装置１９を制御するための
コントローラａ、２０は不揮発記憶装置１９が出力する
演算シーケンスを解読し、演算部１を制御するためのコ
ントローラｂ、２２は制御部１７と外部装置を接続する
メモリバス、２２は不揮発記憶装置１９に格納された演
算シーケンスを外部装置よりメモリバス２２を介して変
更するためのメモリバス・インタフェース回路である。
【００３７】以上のように構成されたディジタル関数計
算装置においては、不揮発記憶装置１９に格納した演算
シーケンスの内容を外部装置よりメモリバス２２を介し
て容易に変更することができる。したがって、演算速度
を早めたい場合は、外部装置と制御部１７のインタフェ
ースにより、ハードウェアを変更することなく演算シー
ケンスを変更できる。
算装置においては、不揮発記憶装置１９に格納した演算
シーケンスの内容を外部装置よりメモリバス２２を介し
て容易に変更することができる。したがって、演算速度
を早めたい場合は、外部装置と制御部１７のインタフェ
ースにより、ハードウェアを変更することなく演算シー
ケンスを変更できる。
【００３８】実施例２
図２は上記実施例１のコントローラａ１８に演算シーケ
ンス選択用のレジスタ２３を取り付けたものであり、不
揮発記憶装置１９に複数の演算シーケンスを格納してお
き、制御バス４を介してレジスタ２３に希望する演算シ
ーケンスを設定するものである。したがって、不揮発記
憶装置１９にはベクトルの回転を減らした精度は下がる
が処理速度の速い演算シーケンスから、ベクトルの回転
数を減らさない処理速度が下がるが精度の高い演算シー
ケンスまで数段階に分けて準備することができるので、
本装置を使用するシステムは、一連の処理条件に合わせ
てレジスタ２２を設定することにより、いつでも演算シ
ーケンスを変更できる。
ンス選択用のレジスタ２３を取り付けたものであり、不
揮発記憶装置１９に複数の演算シーケンスを格納してお
き、制御バス４を介してレジスタ２３に希望する演算シ
ーケンスを設定するものである。したがって、不揮発記
憶装置１９にはベクトルの回転を減らした精度は下がる
が処理速度の速い演算シーケンスから、ベクトルの回転
数を減らさない処理速度が下がるが精度の高い演算シー
ケンスまで数段階に分けて準備することができるので、
本装置を使用するシステムは、一連の処理条件に合わせ
てレジスタ２２を設定することにより、いつでも演算シ
ーケンスを変更できる。
【００３９】
【発明の効果】以上のように、この発明によれば、ＣＯ
ＲＤＩＣ法を用いたｎビットのディジタル関数計算装置
において、演算データのビット数ｎをプログラマブルに
可変にしたことから、ベクトルの回転数を制御できるの
で、必要に応じて演算時間を短縮できる。
ＲＤＩＣ法を用いたｎビットのディジタル関数計算装置
において、演算データのビット数ｎをプログラマブルに
可変にしたことから、ベクトルの回転数を制御できるの
で、必要に応じて演算時間を短縮できる。
【００４０】また、演算シーケンスをプログラマブルに
設定できることから、あらゆるシステムへの流用が可能
となる。
設定できることから、あらゆるシステムへの流用が可能
となる。
【図１】この発明の実施例１を示すディジタル関数計算
装置の構成図である。
装置の構成図である。
【図２】この発明の実施例２を示すディジタル関数計算
装置の構成図である。
装置の構成図である。
【図３】ＣＯＲＤＩＣ法におけるベクトルの回転を示す
図である。
図である。
【図４】従来のディジタル関数計算装置の構成図である
。
。
１ 演算部
１８ コントローラａ
１９ 不揮発記憶装置
２０ コントローラｂ
２１ メモリバス・インタフェース回路２２ メモ
リバス ２３ レジスタ
リバス ２３ レジスタ
Claims (2)
- 【請求項１】 座標変換のアルゴリズムにＣＯＲＤＩ
Ｃ（ＣＯｏｒｄｉｎａｔｅＲｏｔａｔｉｏｎ ＤＩｇ
ｉｔａｌ Ｃｏｍｐｕｔｅｒ）を用いたディジタル関
数計算装置において、ＣＯＲＤＩＣ法による演算を行な
うための演算部と、演算シーケンスを与えられた電気的
に書換え可能な不揮発記憶装置と、不揮発記憶装置を制
御するコントローラａと不揮発記憶装置が出力する演算
シーケンスに従って上記演算部を制御するコントローラ
ｂと、外部装置とインタフェースをとるためのメモリバ
ス・インタフェース回路を備えたことを特徴とするディ
ジタル関数計算装置。 - 【請求項２】 コントローラａに演算シーケンス選択
用のレジスタを取り付けたことを特徴とする請求項１記
載のディジタル関数計算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5873591A JPH04294421A (ja) | 1991-03-22 | 1991-03-22 | ディジタル関数計算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5873591A JPH04294421A (ja) | 1991-03-22 | 1991-03-22 | ディジタル関数計算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04294421A true JPH04294421A (ja) | 1992-10-19 |
Family
ID=13092771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5873591A Pending JPH04294421A (ja) | 1991-03-22 | 1991-03-22 | ディジタル関数計算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04294421A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7437398B2 (en) * | 2004-07-30 | 2008-10-14 | Intel Corporation | Pattern matching architecture |
-
1991
- 1991-03-22 JP JP5873591A patent/JPH04294421A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7437398B2 (en) * | 2004-07-30 | 2008-10-14 | Intel Corporation | Pattern matching architecture |
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