JPH04288A - デジタルｐｌｌモータ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デジタルＰＬＬモータ制御装置に関する。

〔従来の技術〕

Ｐ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）
制御系は、基準とする周波数の位相と比較しようとする
周波数の位相を一致させる（あるいは一定の位相差にロ
ックする）ように動作する制御系であり、位相を一致あ
るいは一定の位相差にロックさせると、必然的にその周
波数も一致（同期）させることになる。

このＰＬＬ制御を応用したモータの回転速度制御装置は
、一般に第６図に示すように構成され、モータＭの回転
速度基準となる基準周波数信号ｆｓと、モータＭに取り
付けたファンクション・ジェジエネレータＦＧあるいは
ロータリエンコーダなどから発生される信号を増幅およ
び整形した実際のモータ回転速度に応じた周波数信号ｆ
ｔとを位相比較し、その位相差（進み遅れを含む）を検
出してローパスフィルタで電圧信号に変換し、それを電
力増幅してモータＭの駆動電流を制御することによって
、信号ｆｓとｆｔの位相を一致させるようにモータＭの
回転速度を制御する動作をする。

このようなＰＬＬ制御方式は、基準周波数信号の周波数
が安定であれば、モータの回転数もこれに準じて安定す
るので、他の制御方式に比へて安定性が飛躍的に向上す
る。

しかしながら、モータの起動から安定な回転になるまで
の引き込み時間がかかるという欠点がある。

その対策として第７図に示すように、第６図のＰＬＬ制
御系に加えて、モータＭの実際の回転速度に応じた周波
数信号ｆｔをＦ−Ｖ変換し、その電圧信号を目標回転速
度に相当する電圧Ｅｓと比較して、その差をローパスフ
ィルタを通した位相差の信号に混合（加算）する速度制
御系を追加した構成のものもある。

さらに、例えば特開昭６２−２１０４４１号公報や特開
昭６２−２３９８８２号公報などにみられるように、上
述のようなＰＬＬ制御系及び速度制御系とからなるモー
タ制御装置における信号処理の一部をデジタル化して、
マイクロコンピュータによって制御できるようにしたも
のもある。

〔発明が解決しようとする課題〕

しかしながら、前述のようなアナログ方式のＰＬＬモー
タ制御装置においては、位相差検出の精度を高めるのが
困難であり、しかもローパスフィルタを通すことにより
遅れが生じるので、充分な制御精度を得難い。また、全
てハード回路によるためコストがかかり、各部の定数調
整に多くの手間もかかるという問題があった。

また、上記した従来のデジタルＰＬＬ技術を用いたモー
タ制御装置においても、位相差の検出に関しては、単に
基準周波数信号とファンクション・ジェネレータ又はロ
ータリエンコーダからの信号との位相差に応じたパルス
幅のゲート信号を得て、それをハード的にアナログ処理
を行なって位相差電圧に変換している。

そのため、ハードウェアのコストアップを招き、信頼性
も充分でなく、制御定数の変更も難しいという問題があ
った。

この発明は上記の点に鑑みてなされたものであり、安定
性及び信頼性が高く高精度のモータ速度制御を安価に実
現し、その制御定数の変更も容易にすることを目的とす
る。

〔課題を解決するための手段〕

この発明は上記の目的を達成するため、発振器から発生
される周波数信号を分周してモータの回転速度基準とな
る基準周波数信号を発生する基準信号発生手段と、モー
タの実際の回転数に比例した周波数信号を発生する速度
信号発生手段と、基準信号発生手段から発生される基準
周波数信号の立ち上がり又は立ち下がりから速度信号発
生手段から発生される周波数信号の立ち上がり又は立ち
下がりまでの期間内だけ、発振器から発生される周波数
信号をカウントする位相差力ウタと、該カウンタのカウ
ント値を読み込んで、そのカウント値に応じてモータの
回転速度を制御するモータ速度制御手段とを備えたデジ
タルＰＬＬモータ制御装置を提供する。

また、上述の基準信号発生手段、速度信号発生手段、及
び位相差カウンタに加えて、速度信号発生手段から発生
される周波数信号の各立ち上がり間又は各立ち下がり間
における発振器から発生される周波数信号をカウントす
る速度検知用カウンタと、上記位相差カウンタ及び速度
検知用カウンタのカウント値をそれぞれ読み込んで、そ
の各カウント値に応じてモータの回転速度を制御するモ
ータ速度制御手段を備えたデジタルＰＬＬモータ制御装
置も提供する。

〔作　用〕

これらの発明によるデジタルＰＬＬモータ制御装置では
、位相差カウンタが基準信号発生手段から発生される基
準周波数信号の立ち上がり又は立ち下がりから速度信号
発生手段から発生される周波数信号の立ち上がり又は立
ち下がりまでの期間内だけ発振器から発生される周波数
信号をカウントして位相差をカウント値として正確に計
測し、モータ速度制御手段がそのカウント値に応じてモ
ータの回転速度を制御するので、全ての処理をデジタル
的にマイクロコンピュータによるソフトウェア処理によ
って時間遅れなく高精度で行なうことが可能である。

そして、制御定数の変更もソフトウェアの変更によって
容易になし得る。

また、速度制御系も設けることにより、モータの起動か
ら安定な回転になるまでの引き込み時間を大幅に短縮す
ることができる。

そのためのモータ回転速度の計測も速度検知用カウンタ
によって行ない、そのカウント値をそのまま速度（周期
）のフィードバックデータとして使用するので、上述の
場合と同様に全ての処理をデジタル的にマイクロコンピ
ュータによるソフトウェア処理によって行なうことが可
能である。

〔実施例〕

以下、この発明の実施例を添付図面に基づいて具体的に
説明する。

第１図は、この発明の一実施例を示すデジタルＰＬＬモ
ータ制御装置の概略的なブロック構成図である。

このデジタルＰＬＬモータ制御装置は、発振器１、基準
信号発生回路２９位相差比較ゲート信号発生回路３２位
相差カウンタ４と、マイクロコンピュータ（以下ｒＣＰ
ＵＪと略称する）５と、モータドライバ６と、それによ
って駆動されるモータ７の回転速度を検出するロータリ
エンコーダ８とによって構成されている。

基準信号発生回路２は基準信号発生手段であり、発振器
１からのクロックパルス（周波数信号）ＣＬＫを分周し
て、モータ７の目標速度に対応した基準パルス信号ＳＳ
を発生させる回路である。

位相差比較ゲート信号発生回路３は、基準信号発生回路
２からの基準パルス信号ＳＳとロータリエンコーダ８か
らの速度パルス信号ＥＳを入力し、基準パルス信号ＳＳ
の立ち上がり又は立ち下がりでハイレベル“Ｈ”となり
、速度パルス信号ＥＳの立ち上がり又は立ち下がりでロ
ーレベル′″Ｌ”となるゲート信号ＳＧを発生させる回
路である。

位相差カウンタ４は、ゲート入力がハイレベル“Ｈ”の
間だけ発振器１からのクロックパルスをカウントする回
路であり、このカウント値が基準パルス信号ＳＳと速度
パルス信号ＥＳどの位相差に相当する。

ＣＰＵ５は、マイクロプロセッサ、ＲＯＭ。

ＲＡＭ、速度検知用カウンタ、ＰＷＭ（パルス幅変調）
用タイマ、及びＩｌｏ等からなり、常時はＰＷＭ用タイ
マのタイマ値に応じてモータドライバ６の駆動パルスの
デユーティを制御してモータ７の回転速度を制御する。

また、外部からの割込入力がなされると（ロータリエン
コーダ８からの速度パルス信号ＥＳの立ち上がり又は立
ち下がり時に割込み入力がなされる）、位相差カウンタ
４及び内部の速度検知用カウンタの各カウント値を用い
て後述する割込処理を実行する。

さらに、速度パルス信号ＥＳの立ち上がり間（立ち下が
り間でもよい）、すなわち割込入力間における発振器１
からのクロックパルスＣＬＫを内部の速度検知用カウン
タによってカウントする。

なお、この速度検知用カウンタとしてＣＰＵ５の外に別
にカウンタを設けてもよい。

モータドライバ６は、ＣＰＵ５からの指令に応じたデユ
ーティの駆動パルス電流をモータ７に流してドライブす
る。

モータ７はＤＣモータであり、その回転軸に回転速度に
比例した周波数信号である速度パルス信号ＥＳを発生す
るロータリエンコーダ８が取り付けられている。

第２図は、第１図のデジタルＰＬＬモータ制御装置の具
体的な回路構成例を示すブロック回路図であり、第１図
と対応する部分には同一符号を付しである。

プログラマブル・タイマ・カウンタ１０は２つのカウン
タ１０ａと１０ｂとによって構成されており、そのうち
カウンタ１０ａは端子ＣＬＫＯに入力されるクロックパ
ルスＣＬＫをＣＰＵ５からの所定の制御コマンドにより
分周して、端子○ＵＴｏから目標速度に対応する基準パ
ルス信号ＳＳを出力する基準信号発生手段として使用さ
れる。

また、カウンタｌｏｂは、端子ＧＡＴ１への入力がハイ
レベル“Ｈ”の間だけ端子ＣＬＫＩに入力されるクロッ
クパルスＣＬＫをカウントする位相差カウンタとして使
用される。

これらの各カウンタ１０ａ、１０ｂのカウンタ値は、Ｃ
ＰＵ５によってアドレス・データ・コントロールバス１
１を通して読み込まれる。

フリップフロップ回路（以下ｒＦ／ＦＪと略称する）１
２は、端子Ｔに入力されるカウンタ１０ａからの基準パ
ルス信号ＳＳがハイレベル“Ｌ″になると、その立ち上
がりで端子Ｑから出力するゲート信号ＳＧをハイレベル
“Ｈ”にし、端子Ｒに入力されるリセット信号Ｒ１がロ
ーレベル“Ｌ”になるとリセットして、端子Ｑから出力
するゲート信号ＳＧをローレベル“Ｌ″にする。

Ｆ／Ｆ　１３は、バッファ１４を介して端子Ｔに入力さ
れるロータリエンコーダ８からの速度パルス信号ＥＳが
ハイレベル“Ｈ”になると、その立ち上がりで端子ＦＱ
から出力するリセット信号Ｒ１をローレベル”Ｌ”にし
、端子Ｒに入力されるゲート信号ＳＧがローレベル“Ｌ
”になると、リセットして端子ＦＱから出力する信号Ｒ
１をハイレベル“Ｈ”にする。

なお、このＦ／Ｆ　１２と１３によって第１図の位相差
比較ゲート信号発生回路３を構成している。

ＣＰＵ５は、ポート高力端子Ｐ１からモータ７のオン・
オフを制御するための信号ＯＮ１０　Ｆ　Ｆと、ＰＷＭ
出力端子Ｐ２からモータ７の速度を制御するための信号
ＰＷＭをそれぞれ出力する。

また、端子ＩＮＴに入力される速度パルス信号ＥＳがイ
ンバータ１５で反転される信号がローレベル“Ｌ”にな
ると、すなわち速度パルス信号ＥＳがハイレベル“Ｈ”
になると、前述した処理を行なう。

なお、端子Ｘ１及びｘ２には、それぞれ発振器１からの
クロックパルス及びそれをインバータ１６によって反転
して半周期遅らせたクロックパルスがそれぞれ入力され
る。

反転入力のＡＮＤゲート１７は、一方の入力端子に入力
される信号０Ｎ１０ＦＦがローレベルａｔ　Ｌ　ｎの時
にのみ、信号ＰＷＭを反転した信号を出力し、その出力
がハイレベルｔｒＨ”になった時にのみトランジスタ１
８がオン状態となってモータ７に駆動電流を流す。

したがって、信号ＰＷＭのデユーティ・サイクルに応じ
てその１周期当たりのトランジスタ１８０オン・オフ時
間の割合が変化するが、そのオフ時間に対してオン時間
が長くなればモータ７の回転速度が上昇し、逆に短くな
ると低下する。

なお、反転入力のＡＮＤゲート１７とトランジスタ１８
が第１図のモータドライバ６を構成している。

次に、このように構成されたこの実施例の作用について
、第３図以降も参照して具体的に説明する。

第３図（イ）〜（へ）は、第２図のデジタルＰＬＬモー
タ制御装置における各部の出力信号及び位相差を示すタ
イミングチャートである。

第２図において、カウンタ１０ａからの基準パルス信号
ＳＳが第３図（イ）に示すようにハイレベル“Ｈ”にな
ると、その立ち上がりでＦ／Ｆ　１２からのゲート信号
ＳＧが同図（ニ）に示すようにハイレベル“Ｈ”になる
ので、カウンタ１０ｂが発振器１からの同図（ホ）に示
すクロックパルスＣＬＫのカウントを開始する。

その後、ロータリエンコーダ８からの速度パルス信号Ｅ
Ｓが同図（ロ）に示すようにハイレベル“Ｈ”になると
、その立ち上がりでＦ／Ｆ　１３からのリセット信号Ｒ
１が同図（ハ）に示すように瞬時ローレベル“Ｌ“にな
り、Ｆ／Ｆ　１３からのゲート信号ＳＧが同図（ニ）に
示すようにローレベル“Ｌ”に変化するため、カウンタ
１０ｂがクロックパルスＣＬＫのカウントを停止する。

なお、速度パルス信号ＥＳの立ち上がり時には、ＣＰＵ
５による割込処理も行なわれる。

また、ゲート信号ＳＧのローレベル“Ｌ”への変化によ
り、Ｆ／Ｆ　１３からのリセット信号Ｒ１が同図（ハ）
に示すように直ちにハイレベル“Ｈ”に戻る。

したがって、そのカウンタ１０ｂは同図（へ）に矢印で
示す基準パルス信号ＳＳと速度パルス信号ＥＳとの位相
差分の時間だけクロックパルスＣＬＫをカウントするこ
とになる。

以後、基準パルス信号ＳＳ及び速度信号パルス信号ＥＳ
がそれぞれ第３図（イ）（ロ）に示すようにハイレベル
“Ｈ”になる度に、Ｆ／Ｆ１２，１３がそれぞれ同図（
ニ）（ハ）に示すゲート信号ＳＧ及びリセット信号Ｒ１
を出力するように動作すると共に、カウンタ１０及びＣ
ＰＵ５もその各動作に対応した動作を行なう。

次に、ＣＰＵ５による割込処理を第４図によって説明す
る。

このルーチンは速度パルス信号ＥＳがハイレベル“Ｈ”
になるとスタートし、まずステップ１でカウンタ１０ｂ
のカウント値を読み込んで、ステップ２でそのカウント
値が示す基準パルス信号ＳＳと速度パルス信号ＥＳ間の
位相差と目標位相差との位相誤差を計算する。

ここで、目標位相差θ０は、基準パルス信号ＳＳの１周
期を３６０°とした場合必ずしもＯ。

とする必要はなく、０６≦θｏ＜３６０’の範囲内にあ
ればよいが、基準パルス信号ＳＳに対する速度パルス信
号ＥＳの位相の進み及び遅れによる演算の容易性を考慮
した場合、第５図に示すように１８０°にするのが最も
適当である。

目標位相差θ０を１８０＠とじ、その時のカウンタ１０
ｂのカウント値に相当する値をＮＯ０゜実際の位相差θ
に相当するカウント値をＮＯとすると、位相誤差Δθは
ＮＯ−ＮＯ０によって求められる。

そして、第５図のＡの期間のように、基準パルス信号Ｓ
Ｓと速度パルス信号ＥＳの位相差θが１８０°の時には
、Ｎθ＝Ｎθ０であるからＮＯ−ＮＯ０＝０で、位相誤
差ΔθはＯ＠である。

同図のＢの期間のように、基準パルス信号ＳＳと速度パ
ルス信号ＥＳの位相差θが１８０°より小さい時は、Ｎ
ＯくＮＯ０になるから ＮＯ−ＮＯ０く０になり、その位相誤差Δθは負で進み
の値を示す。

同図のＣの期間のように、基準パルス信号ＳＳと速度パ
ルス信号ＥＳの位相差θが１８０°より大きい時は、Ｎ
Ｏ〉ＮＯ０になるから ＮＯ−ＮＯｏ＞Ｏになり、その位相誤差Δθは正で遅れ
の値を示す。

第４図に戻り１次にここで求めた位相誤差と過去に求め
た位相誤差とを使用して、ステップ３でフィルタ演算を
行なう。

このフィルタ演算とは、前回、前前回等の過去に求めた
位相誤差の値（ＮＯ−ＮＯ０）を使用して、平均あるい
は加重平均をとるなどの演算処理によって、今回の位相
誤差がノイズ等によって急に変化したような場合に、そ
の影響を低減するために行なう。

その後、ステップ４でＣＰＵ５内の速度検知用カウンタ
のカウント値を読み込む。なお、そのカウント値Ｎｅは
速度パルス信号ＥＳの１周期分の時間に相当し、１　／
　Ｎ　ｅが、モータ７の回転速度に比例する。

次いで、ステップ５でその速度誤差を計算する。

ここで、目標回転速度の時カウント値をＮＯとすると、
Ｎｅ−Ｎｏによって周期誤差が求められ、これが速度誤
差にも対応する。

すなわち、モータ７の回転速度が目標速度と一致してい
れば、Ｎｅ−Ｎｏ＝Ｏになり、速度誤差はゼロである。

モータ７の回転速度が目標速度より遅ければ、Ｎｅ−Ｎ
ｏ＞Ｏになり、目標速度より速ければ、Ｎｅ−Ｎｏ（Ｑ
になる。

そして、ステップ６で前述したフィルタ演算の結果と速
度誤差計算の結果を加算して、ＰＬＬ制御と速度＃御と
の混合演算を実行する。

そして、その演算結果に応じてステップ７でＰＷＭ出力
値を演算する。

なお、位相誤差の値も速度誤差の値も、上述のようにし
て〔実際のカウント値−目標カウント値〕によって求め
ると、位相進み及び速度速すぎの時に負の値に、位相遅
れ及び速度遅れの時に正の値になるので、そのまま加算
でき、その加算結果が正の場合はその値に応じてデユー
ティを大きくするようにＰＷＭ出力を算出し、負の場合
はその値に応じてデユーティを小さくするようにＰＷＭ
出力値を算出する。

ステップ８でそのＰＷＭ出力値（通電周期毎のオン時間
）をＣＰＵ５内のＰＷＭ用タイマにセットした後処理を
終了する。この出力値によって出力すべきＰＷＭのデユ
ーティ・サイクルが決定される。

それによって、ＰＷＭ用タイマは新たにセットされた出
力値に基づいてタイマ動作を行なって、第２図のポート
出力端子Ｐ２からそれに応じた信号ＰＷＭを出力する。

このように、この実施においては、カウンタ１０ａから
の基準パルス信号とロータリエンコーダ８からの速度パ
ルス信号との位相差をカウンタ１０ｂを用いて計測する
と共に、その速度パルス信号の周期をＣＰＵ５の速度検
出用カウンタを用いて計測し、その各計測値に応じたＰ
ＷＭ制御によってモータ７の回転速度を制御するので、
全ての処理をデジタル的に行なうことができ、信頼性の
高いＰＬＬモータ制御装置を低コストで実現できると共
に、速度制御ループも設けているので、モータを起動し
てから安定速度に達するまでの引込時間を短縮すること
もできる。

また、位相差計測後の処理を全てソフト的に実行できる
ので、制御定数をソフトウェアの変更のみによって容易
に変えることができる。

さらに、位相差計測終了と同時に遅れなしに速度制御演
算処理を行なうことが可能であり、高精度の制御を実現
できる。

さらにまた、このデジタルＰＬＬモータ制御装置をプリ
ンタや複写機等のマイクロコンピュータを備えた装置に
組み込む場合には、モータ制御装置側のマイクロコンピ
ュータを省略できるので、コストの大幅ダウンにつなが
る。

〔発明の効果〕

以上説明したように、この発明によるデジタルＰＬＬモ
ータ制御装置によれば、全ての処理をデジタル的に行な
うことができるので、安定性がよく高精度のモータ回転
速度制御を安価に実現できる。また、デジタル的な速度
制御ループも設けることにより、安定速度に達するまで
の引き込み時間を短縮することができる。

さらに、制御定数をソフトウェアの変更のみによって容
易に変えることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すデジタルＰＬＬモー
タ制御装置の概略的なブロック構成図、 第２図は同じくその具体的な回路構成例を示すブロック
回路図、 第３図は同じくその各部の出力信号を示すタイミング図
、 第４図は第２図のＣＰＵによる割込処理を示すフロー図
、 第５図は同じくその作用説明に供する説明図。 第６図及び第７図は従来のＰＬＬモータ制御装置の異な
る例を示すブロック図である。 １・・・発振器　　　　　２・・・基準信号発生回路３
・・・位相差比較ゲート信号発生回路４・・・位相差カ
ウンタ　５・・・マイクロコンピュータ６・・・モータ
ドライバ　７・・・モータ８・・・ロータリエンコーダ １０・・・プログラマブル・タイマ・カウンタ１２．１
３・・・フリップフロップ回路１７・・・反転入力のＡ
ＮＤゲート １８・・・ドライバ用のトランジスタ

Claims (1)

1. 【特許請求の範囲】 １　発振器から発生される周波数信号を分周してモータ
   の回転速度基準となる基準周波数信号を発生する基準信
   号発生手段と、 前記モータの実際の回転速度に比例した周波数信号を発
   生する速度信号発生手段と、 前記基準信号発生手段から発生される基準周波数信号の
   立ち上がり又は立ち下がりから前記速度信号発生手段か
   ら発生される周波数信号の立ち上がり又は立ち下がりま
   での期間内だけ前記発振器から発生される周波数信号を
   カウントする位相差カウンタと、 該カウンタのカウント値を読み込んで、そのカウント値
   に応じてモータの回転速度を制御するモータ速度制御手
   段とを備えたことを特徴とするデジタルＰＬＬモータ制
   御装置。 ２　発振器から発生される周波数信号を分周してモータ
   の回転速度基準となる基準周波数信号を発生する基準信
   号発生手段と、 前記モータの実際の回転速度に比例した周波数信号を発
   生する速度信号発生手段と、 前記基準信号発生手段から発生される基準周波数信号の
   立ち上がり又は立ち下がりから前記速度信号発生手段か
   ら発生される周波数信号の立ち上がり又は立ち下がりま
   での期間内だけ前記発振器から発生される周波数信号を
   カウントする位相差カウンタと、 前記速度信号発生手段から発生される周波数信号の各立
   ち上がり間又は各立ち下がり間における前記発振器から
   発生される周波数信号をカウントする速度検知用カウン
   タと、 前記位相差カウンタ及び速度検知用カウンタのカウント
   値をそれぞれ読み込んで、その各カウント値に応じてモ
   ータの回転速度を制御するモータ速度制御手段とを備え
   たことを特徴とするデジタルＰＬＬモータ制御装置。