JPH04286042A - メモリテストにおけるデータの保護方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばパーソナルコン
ピュータなどに増設メモリとして装着されるＳＲＡＭ（
スタティックランダムアクセスメモリ）に記憶されてい
るデータが、メモリテストの際に破壊されないようにデ
ータを保護する方法に関するものである。

【０００２】

【従来の技術】パーソナルコンピュータなどに増設され
るＲＡＭには、ＤＲＡＭ（ダイナミックランダムアクセ
スメモリ）とＳＲＡＭ（スタティックランダムアクセス
メモリ）の２種類があり、従来は異った使用法が採用さ
れていた。一般に、ＤＲＡＭによる増設メモリは、パー
ソナルコンピュータの制御部であるマイクロプロセッサ
（以下ＣＰＵという）の作業領域を拡大する目的で使用
され、特にデータ保存の必要が無い場合が多い。これに
反しＳＲＡＭは高速アクセスのほかに、電源をバッテリ
でバックアップして、不揮発性のファイルメモリとして
使用されることが多い。つまりマイクロコンピュータ装
置の電源が断となっても保存の必要のあるデータを記憶
していることが多い。

【０００３】図４はパーソナルコンピュータの電源投入
後の処理手順を説明する図であり、同図の（ａ）は各種
処理の概略処理手順を示し、また同図の（ｂ）は初期診
断の処理手順を示している。図４の（ａ）は示されるス
テップＳ２００でパーソナルコンピュータなどの電源が
投入されると、ステップＳ３００で初期診断を行なって
装置に故障が無いことを確認し、ステップＳ４００でシ
ステム立上げ（例えばパーソナルコンピュータが実行す
べきプログラムの読込みや初期設定動作など）の処理を
行ない、ステップＳ５００で実際の各種処理を行なう。

【０００４】図４の（ｂ）は前記初期診断の内容を示し
たものであり、まずステップＳ３１０でＣＰＵのテスト
をする。即ちＣＰＵの各種命令、例えば加減乗除の命令
などを実行させて正しい答が得られるかをテストする。 ステップＳ３２０では割込命令を実行させて正しい優先
順位で割込動作が行なわれるかをテストする。ステップ
Ｓ３３０ではＲＡＭテストを行なう。このＲＡＭテスト
の詳細は図３により説明する。

【０００５】図３は従来のＲＡＭテスト装置の構成を示
すブロック図である。同図において、１は図示されない
ＣＰＵからテストデータを供給されるか、または手動ス
イッチなどで設定されたテストデータを供給され、この
データを保持するデータレジスタである。テストデータ
としては、例えば１６進の５５…（２進では０１０１０
１０１…）、またはＡＡ…（２進では１０１０１０１０
…）などのデータが用いられる。このテストデータのビ
ット数はメモリに書込み及び読出しを行なうデータのビ
ット数と同一であり、例えば８ビットまたは１６ビット
程度である。２は本体メモリ７または増設メモリ９から
読出した出力データ（ビット数は前記テストデータのビ
ット数と同一である）を一時記憶するデータバッファで
ある。３は前記データレジスタ１のデータとデータバッ
ファ２のデータとを比較して両データの一致を検出する
一致検出回路である。この一致検出回路３は、例えば両
データの各ビット毎の排他的論理和演算結果のＯＲ出力
を得る回路などで構成できる。そして両データが一致し
た場合は一致検出信号を、一致しない場合は不一致検出
信号（前記一致検出信号の反転信号）を出力する。４は
ＲＡＭのアドレスカウンタであり、図示されないＣＰＵ
から最初に入力されるＲＡＭアドレス初期値（例えば１
６進でａａａ）によりセットされ、それ以後に入力され
るカウントアップ信号毎に＋１を加算したアドレスデー
タを発生し、これをＲＡＭ及びＣＰＵに供給する。５は
ＲＭＡの書込及び読出制御回路であり、ＣＰＵから入力
される書込指令に基づきチップセレクト信号及び書込制
御信号（一般にライトイネーブル信号と呼ばれる）を発
生してデータを書込むべきＲＡＭに供給する。またＣＰ
Ｕから入力される読出指令に基づきチップセレクト信号
を発生してデータを読出すべきＲＡＭに供給すると共に
、ＲＡＭから読出されたデータを入力するデータバッフ
ァ２に対してデータ入力制御信号（一種のタイミングゲ
ート信号である）を発生して供給する。７は本体メモリ
であり、この例ではＤＲＡＭが用いられ、そのメモリ領
域は１６進表示アドレスａａａからｂｂｂ−１までとな
っている。９は増設メモリであり、この例ではＳＲＡＭ
が用いられ、そのメモリ領域は１６進表示アドレスのｂ
ｂｂからｄｄｄ−１までとなっている。１０はディップ
スイッチなどのデータ設定器であり、例えば手動操作に
よりメモリテスト限界アドレスデータ（本例では前記本
体メモリ７の最終アドレスデータｂｂｂ−１である）が
設定され、この設定されたデータをＣＰＵへ供給する。

【０００６】図３によりＲＡＭテスト動作を説明する。 この例では増設メモリ９にはＳＲＡＭが実装されており
、不揮発性のメモリとして用いられているため、ＳＲＡ
Ｍに格納されたデータは保存を要するものとする。また
このデータは８ビット単位でメモリに格納されるものと
して説明する。まず操作員はＲＡＭテストを開始する前
に、データ設定器１０に前記メモリテスト限界アドレス
ｂｂｂ−１を手動設定しておく。そしてＲＡＭテストが
ステップＳ３３０で開始されると、ＣＰＵはテストデー
タ、例えばＡＡをデータレジスタ１に設定し、アドレス
カウンタ４にアドレス初期値ａａａを設定する。従って
本体メモリ７に対してデータレジスタ１は前記ＡＡを入
力データとして供給し、アドレスカウンタ４は前記ａａ
ａをアドレスデータとして供給する。そして書込及び読
出制御回路５はＣＰＵから書込指令が供給されると、チ
ップセレクト信号及び書込制御信号を発生して本体メモ
リ７に供給する。これらの動作により本体メモリ７のア
ドレスａａａにデータＡＡが書込まれる。

【０００７】次に書込及び読出制御回路５はＣＰＵから
読出指令が供給されると、チップセレクト信号を発生し
て本体メモリ７に供給すると共に、データ入力制御信号
を発生してデータバッファ２に供給する。この動作によ
り本体メモリ７のアドレスａａａに記憶されたデータが
読出されてデータバッファ２に一時記憶される。一致検
出回路３はデータレジスタ１から入力される書込みデー
タＡＡとデータバッファ２から入力される読出しデータ
とを比較して、両データの対応する各ビットがすべて一
致している場合には一致検出信号を出力しＣＰＵへ供給
する。

【０００８】上記のようにＲＡＭの１つのアドレスにつ
いて、テストデータの書込みとこの書込んだデータの読
出しを行なって、書込みデータと読出しデータとの一致
検出信号が得られると、該当アドレスのメモリテストは
正常と判定される。またもし不一致検出信号が得られる
とメモリエラーと判定される。ＣＰＵは該当アドレスの
正常または異常（メモリエラー）を確認すると、アドレ
ス番号を１つ増加させるため、カウントアップ信号をア
ドレスカウンタ４に供給し、アドレスデータをａａａ＋
１とする。

【０００９】このようにして本体メモリ７のアドレスａ
ａａからｂｂｂ−１までのすべてのアドレスについて、
上記テストデータの書込み及び読出し、並びに一致また
は不一致の検出による正常または異常の判定動作のサイ
クルを繰返す。そして本体メモリ７の最終アドレスｂｂ
ｂ−１に到達すると、ＣＰＵはアドレスカウンタ４から
供給される現在のアドレスデータと、データ設定器１０
から供給されるメモリテスト限界アドレスデータが一致
したことを検出してメモリテストを終了する。これはも
しもＣＰＵがこのメモリテスト限界アドレスを越えてメ
モリテストを継続すると、増設メモリ９に格納された保
存を要するデータが破壊される（即ちテストデータの書
込みにより以前のデータは破壊される）ので、このよう
な事態が発生しないようにＣＰＵが常にメモリテストを
行なうアドレスがメモリテスト限界アドレスを越えない
ように監視制御を行なっているわけである。このように
して前記手動設定操作とＲＡＭテスト装置の動作が正常
の場合には、ＲＡＭテストを行っても増設メモリ９に装
着されたＳＲＡＭに記憶されたデータは保存される。

【００１０】また前記ＲＡＭテストを実施中に、本体メ
モリ７のアドレスａａａからｂｂｂ−１までのアドレス
のうち、一致検出信号の得られない（即ち不一致検出信
号の得られた）アドレスが検出された場合には、ＣＰＵ
はメモリとして正しいデータを記憶する能力のない該不
良アドレスをアドレスカウンタ４から読取り内部メモリ
に記憶する。またさらに連続して複数の不良アドレスが
検出された場合には、不良アドレス領域（不良の先頭ア
ドレスから最終アドレスまでの領域）を判定する。そし
てＣＰＵはＲＡＭテストにより検出した不良アドレスま
たは不良アドレス領域を操作員に表示すると共に、以後
ＲＡＭメモリの交換が行なわれるまでは該当する不良ア
ドレスまたは不良アドレス領域の使用を禁止する処理を
行なう。

【００１１】図３の説明においては、ＲＡＭテストを行
なう装置をすべてハードウェアにより構成する例を示し
たが、これらの一部をソフトウェアにより構成してもよ
い。例えば書込みデータと読出しデータとの一致検出を
ＣＰＵの内部レジスタを用いて、両データの各ビット毎
の排他的論理和演算（２つのビットが同一のとき出力は
ゼロ、２つのビットが異るとき出力は１となる演算）結
果の論理和を得るプログラムにより行なってもよい。

【００１２】

【発明が解決しようとする課題】しかしながら上記のよ
うなメモリテストにおけるデータ保護方法では、増設メ
モリなどにＳＲＡＭが装着されている場合には、電源投
入によりメモリテストが実施される前に、操作員は必ず
ディップスイッチやレジスタなどのデータ設定器により
メモリテスト限界アドレスデータなどのデータを正しく
設定する必要がある。それ故操作員がこの設定動作を忘
れたり、または誤ったデータを設定したりすることによ
り、電源投入時にメモリテストが行なわれるとＳＲＡＭ
に記憶されていたデータが破壊されてしまうという問題
点があった。

【００１３】本発明はかかる問題点を解決するためにな
されたもので、増設メモリなどにＳＲＡＭが装着されて
いる場合に、操作員はハードウェアまたはソフトウェア
によるデータ設定操作をしなくとも、メモリテストの際
にＳＲＡＭに記憶されているデータが破壊されることが
ないメモリテストにおけるデータ保護方法を得ることを
目的とする。

【００１４】

【課題を解決するための手段】本発明に係るメモリテス
トにおけるデータ保護方法は、ＲＡＭの各アドレス毎に
テストデータを書込み、該書込みデータを読出し、該書
込みデータと読出しデータとの不一致を検出するとメモ
リエラーとする処理を、前記ＲＡＭ領域のアドレス番号
順に繰返すメモリテストにおけるデータの保護方法にお
いて、ＳＲＡＭ領域の直前にあらかじめ設定された数の
アドレスを含むギャップメモリ領域を設けるギャップメ
モリ領域設定手段と、前記ギャップメモリ領域にはメモ
リを実装させずに前記メモリテストを行なうメモリテス
ト手段と、前記ギャップメモリ領域から前記あらかじめ
設定された数のメモリエラーを検出するメモリエラー数
検出手段と、該メモリエラー数検出手段が検出した信号
によりそれ以降のアドレスのメモリテストを中止するメ
モリテスト中止手段とを備えたものである。

【００１５】

【作用】本発明においては、ＲＡＭの各アドレス毎にテ
ストデータを書込み、該書込みデータを読出し、該読込
みデータと読出しデータとの不一致を検出するとメモリ
エラーとする処理を、前記ＲＡＭ領域のアドレス番号順
に繰返すメモリテストを実施する際に、まずＳＲＡＭ領
域の直前にあらかじめ設定された数のアドレスを含むギ
ャップメモリ領域を設ける。次に前記ギャップメモリ領
域にはメモリを実装させずに前記メモリテストを行なう
。そして前記ギャップメモリ領域から前記あらかじめ設
定された数のメモリエラーを検出すると、それ以降のア
ドレスのメモリテストを中止する。このようにして前記
ＳＲＡＭ領域に記憶されたデータの破壊を防止すること
ができる。

【００１６】

【実施例】図１は本発明に係るＲＡＭテスト装置の構成
を示すブロック図である。同図において、１〜５、７及
び９は図３の機器と同一のものである。６はエラーカウ
ンタであり、一致検出回路３によりＲＡＭの書込みデー
タと読出しデータの一致が検出され、一致検出信号が供
給されると、これをクリア信号として入力してカウンタ
をクリアする。即ち計数値をゼロとして計数動作を停止
させる。またエラーカウンタ６は、一致検出回路３によ
り書込みデータと読出しデータとの不一致が検出され（
即ちメモリエラーが検出され）、不一致検出信号が供給
されると、これを計数すべき信号として入力して計数動
作を行なう。従ってエラーカウンタ６の計数値はメモリ
エラーが連続したアドレスに発生した場合に、この連続
して発生するメモリエラーの数を計数するものである。

【００１７】またこのエラーカウンタ６の計数容量は、
所定数のＤとなっており、カウンタの計数値はクリアさ
れるとオール０で、それ以後入力する不一致検出信号の
数をカウントアップして入力信号の数がＤ−１に到達す
るとオール１になる。そして次のＤ個目の不一致検出信
号が入力すると再びオール０に戻るが、この際に桁上げ
信号（一般にキャリー信号という）を出力する。即ちエ
ラーカウンタ６は連続して入力される不一致検出信号を
Ｄ個計数すると桁上げ信号を出力し、これをＤカウント
信号としてＣＰＵに供給している。

【００１８】ここで前記エラーカウンタ６の計数容量Ｄ
は本発明に係るギャップ領域８のアドレス数と等しい値
であり、このＤの意味は後述する。またエラーカウンタ
６の０からＤ−１までの計数値はエラーカウントデータ
としてＣＰＵに供給されている。従ってＣＰＵは最初に
不一致検出信号が発生したとき（一致検出信号が得られ
なかったときで、エラーカウンタ６の計数値が１のとき
）にアドレスカウンタ４からアドレスデータを読取り、
メモリエラーの発生した先頭アドレスを知り、以後連続
するメモリエラーの発生数がＤ未満で一致検出信号が得
られたときに再びアドレスカウンタ４から読取ったアド
レスデータから１を減算することによりメモリエラーの
最終アドレスを求め、メモリエラーの領域を知ることが
できる。さらにＣＰＵはエラーカウンタ６からＤカウン
ト信号を供給されると連続するメモリエラーの発生数が
ついに所定数Ｄに到達したことを知ることができる。

【００１９】図１の８は本発明に係るギャップ領域であ
る。このギャップ領域は、本体メモリ７にＤＲＡＭが装
着され、増設メモリ９にＳＲＡＭが装着される場合に、
ＳＲＡＭ領域の直前にあらかじめ決められた特定数のア
ドレスを含むメモリ領域として設定するものである。従
ってこのギャップ領域８には実際のメモリは存在しない
ものである。本例では本体メモリ７の最終アドレスｂｂ
ｂ−１の次のアドレスｂｂｂから、増設メモリ９の先頭
アドレスｃｃｃの１の前のアドレスｃｃｃ−１までをギ
ャップ領域の範囲としており、このｂｂｂからｃｃｃ−
１までのアドレス数をＤとする。このギャップ領域８の
アドレス数Ｄはアドレスマッピングを容易にするため通
常２のｎ乗の値が選定され、例えば６４、１２８、２５
６、５１２などの値でよい。またこのアドレス数Ｄの値
は前記エラーカウンタ６の計数容量Ｄと等しい値になっ
ている。メモリテストはＲＡＭのアドレス番号順（アド
レス初期値に順次１を加算する順）に行なわれるので、
ギャップ領域８はＳＲＡＭ領域の直前のメモリ領域に設
定され、しかも実際にはメモリを実装させないことが必
要である。

【００２０】図２は図１の動作手順を説明する流れ図で
ある。図２の流れ図に従い図１の動作を説明する。図２
のステップＳ３００では初期診断を行なう。この処理は
図４の（ｂ）において説明した処理内容と同一である。 ステップＳ３３０において、ＲＡＭのメモリテストを行
なう。この処理も図３及び図４で説明した処理内容と同
一である。即ちＤＲＡＭの装着された本体メモリ７のア
ドレスａａａから各アドレス毎にテストデータを書込み
、これを読出し、書込みデータと読出しデータとの一致
または不一致の検出によるメモリの正常または異常の判
別処理のサイクルを繰返して行ない、順次テストアドレ
スのカウントアップをしながらアドレスｂｂｂ−１まで
繰返す。

【００２１】そして本体メモリ７のアドレスａａａから
ｂｂｂ−１までの領域でメモリエラーが全く発生しない
と、アドレスカウンタ４は次のカウントアップ信号の入
力によりギャップ領域８の先頭アドレスであるｂｂｂと
なる。また本体メモリ７のアドレスａａａからｂｂｂ−
１までの領域で１つでもメモリエラーが発生すると、ス
テップＳ３１１におけるメモリテストはすべて正常かの
判定でＮＯと判定されるので、ステップＳ３３２に移り
エラーアドレス数の計数を行なう。即ち図１のエラーカ
ウンタ６に不一致検出信号が入力され、連続するエラー
アドレス数をカウントする。

【００２２】ステップＳ３３３では、エラーカウンタ６
の計数値が所定数Ｄに到達したかを判別する。図１のエ
ラーカウンタ６から桁上げ信号が出力され、これがＤカ
ウント信号としてＣＰＵに供給されるまでは、所定数Ｄ
に到達しないのでＮＯと判別され、ステップＳ３３５に
おいてエラー処理がなされる。このエラー処理は前述の
通り、不良アドレス領域の判定、表示、記憶及びその後
の使用禁止などである。

【００２３】本体メモリ７の領域内で全くメモリエラー
が発生せず、ギャップ領域８に入ってメモリテストを行
なうと、その先頭アドレスｂｂｂから最終アドレスｃｃ
ｃ−１までの全アドレスにわたり連続したＤ個のメモリ
エラーが発生することになる。これはこの領域にメモリ
が存在しないため当然の結果である。そして図１のエラ
ーカウンタ６からＤカウント信号がＣＰＵに供給される
と、ＣＰＵはギャップ領域８にメモリテストを実施して
現在その最終アドレスをテストした結果としてＤカウン
ト信号が入力されたものであり、この次のアドレスｃｃ
ｃからはＳＲＡＭが装着されているので以後のメモリテ
ストは中止すべきであることを知る。ステップＳ３３４
では、記憶データ保護処理として、ＣＰＵはカウントア
ップ信号の出力停止処理、ＲＡＭメモリテストの中止処
理、システム立上げ処理への移行などを行なう。

【００２４】またもし増設メモリ９にはＳＲＡＭの代り
にＤＲＡＭが装着される場合には、ギャップ領域８を設
ける必要はないので、図３のように本体メモリ７の最終
アドレスｂｂｂ−１の次のアドレスｂｂｂから増設メモ
リ９のアドレスを割当てる。この場合にはギャップ領域
８が存在しないので、本体メモリ７に引続き増設メモリ
９にメモリテストを行なうことが可能となる。このよう
にギャップ領域８はＳＲＡＭ領域に入る直前に所定数の
アドレスを含むメモリ領域として設定され、このギャッ
プ領域８にはメモリを実装させずにメモリテストを行な
うのが本発明の大きな特徴である。

【００２５】

【発明の効果】以上のように本発明によれば、ＲＡＭの
各アドレス毎にテストデータを書込み、該書込みデータ
を読出し、該読込みデータと読出しデータとの不一致を
検出するとメモリエラーとする処理を、前記ＲＡＭ領域
のアドレス番号順に繰返すメモリテストを実施する際に
、まずＳＲＡＭ領域の直前にあらかじめ設定された数の
アドレスを含むギャップメモリ領域を設け、次に前記ギ
ャップメモリ領域にはメモリを実装させずに前記メモリ
テストを行なう。そして前記ギャップメモリ領域から前
記あらかじめ設定された数のメモリエラーを検出すると
、それ以降のアドレスのメモリテストを中止するように
したので、操作員はハードウェアまたはソフトウェアに
よるデータ設定のための手動操作が不要となり、従来の
ようにデータ設定の誤操作や操作忘れなどにより前記Ｓ
ＲＡＭ領域に記憶されたデータが破壊されることはない
という効果が得られる。

【図面の簡単な説明】

【図１】本発明に係るＲＡＭテスト装置の構成を示すブ
ロック図である。

【図２】図１の動作手順を説明する流れ図である。

【図３】従来のＲＡＭテスト装置の構成を示すブロック
図である。

【図４】パーソナルコンピュータの電源投入後の処理手
順を示す図である。

【符号の説明】

１　　データレジスタ ２　　データバッファ ３　　一致検出回路 ４　　アドレスカウンタ ５　　書込及び読出制御回路 ６　　エラーカウンタ ７　　本体メモリ ８　　ギャップ領域 ９　　増設メモリ １０　　データ設定器

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ランダムアクセスメモリの各アドレス
   毎にテストデータを書込み、該書込みデータを読出し、
   該書込みデータと読出しデータとの不一致を検出すると
   メモリエラーとする処理を、前記メモリ領域のアドレス
   番号順に繰返すメモリテストにおけるデータの保護方法
   において、スタティックランダムアクセスメモリ領域の
   直前にあらかじめ設定された数のアドレスを含むギャッ
   プメモリ領域を設け、前記ギャップメモリ領域にはメモ
   リを実装させずに前記メモリテストを行ない、前記ギャ
   ップメモリ領域から前記あらかじめ設定された数のメモ
   リエラーを検出すると、それ以降のアドレスのメモリテ
   ストを中止することにより、前記スタティックランダム
   アクセスメモリ領域に記憶されたデータを保護すること
   を特徴とするメモリテストにおけるデータの保護方法。