JPH04282482A - レーダ信号表示装置 - Google Patents
レーダ信号表示装置Info
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- JPH04282482A JPH04282482A JP3072461A JP7246191A JPH04282482A JP H04282482 A JPH04282482 A JP H04282482A JP 3072461 A JP3072461 A JP 3072461A JP 7246191 A JP7246191 A JP 7246191A JP H04282482 A JPH04282482 A JP H04282482A
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- Japan
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- video
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- video memory
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- Pending
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- 238000012360 testing method Methods 0.000 claims abstract description 54
- 230000006870 function Effects 0.000 claims description 4
- 238000011990 functional testing Methods 0.000 claims 1
- 230000000007 visual effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、レーダ信号表示装置
に関し、特にビデオメモリの書き込み、読み出しの機能
のテストおよび表示エリアを、輝線を利用して視覚的に
容易に確認できるテストパターンジェネレータを設けた
ものに関する。
に関し、特にビデオメモリの書き込み、読み出しの機能
のテストおよび表示エリアを、輝線を利用して視覚的に
容易に確認できるテストパターンジェネレータを設けた
ものに関する。
【０００２】
【従来の技術】図４は例えば、特開昭５５−１７４７０
号公報に示された従来のレーダ信号表示装置のブロック
構成を示す。図において、ビデオメモリ２の書き込みア
ドレス７と読み出しアドレス８を切り換える、マルチプ
レクサであり、このマルチプレクサ１の出力信号１０に
よって、ｎ行ｍ列のビデオメモリ２への量子化ビデオ２
３の書き込み、あるいは表示ビデオデータ１２の読み出
しが行われる。３はビデオメモリ２の出力をパラレルシ
リアル変換する変換器、４はディジタル信号をアナログ
信号へ変換するＤ／Ａコンバータ、５はビデオを表示す
るモニタであり、６はこれらを制御するタイミング発生
部である。
号公報に示された従来のレーダ信号表示装置のブロック
構成を示す。図において、ビデオメモリ２の書き込みア
ドレス７と読み出しアドレス８を切り換える、マルチプ
レクサであり、このマルチプレクサ１の出力信号１０に
よって、ｎ行ｍ列のビデオメモリ２への量子化ビデオ２
３の書き込み、あるいは表示ビデオデータ１２の読み出
しが行われる。３はビデオメモリ２の出力をパラレルシ
リアル変換する変換器、４はディジタル信号をアナログ
信号へ変換するＤ／Ａコンバータ、５はビデオを表示す
るモニタであり、６はこれらを制御するタイミング発生
部である。
【０００３】次に動作について説明する。初期値発生器
２７と座標カウンタ２６によって、極座標からＸ−Ｙ座
標に変換された書き込みアドレス７は、マルチプレクサ
１を介し、マルチプレクサ出力１０としてビデオメモリ
２へ与えられ、そのアドレスに量子化ビデオ２３が書き
込まれる。読み出し時にはマルチプレクサ１が読み出し
アドレス８を選択し、マルチプレクサ出力１０としてビ
デオメモリ２へ与えられ、そのアドレスに従って表示ビ
デオデータ１２が読み出される。
２７と座標カウンタ２６によって、極座標からＸ−Ｙ座
標に変換された書き込みアドレス７は、マルチプレクサ
１を介し、マルチプレクサ出力１０としてビデオメモリ
２へ与えられ、そのアドレスに量子化ビデオ２３が書き
込まれる。読み出し時にはマルチプレクサ１が読み出し
アドレス８を選択し、マルチプレクサ出力１０としてビ
デオメモリ２へ与えられ、そのアドレスに従って表示ビ
デオデータ１２が読み出される。
【０００４】表示ビデオデータ１２はパラレルシリアル
変換器３によりパラレルシリアル変換され、Ｄ／Ａコン
バータ４によってモニタ用アナログ信号１４に変換され
てモニタ５に表示される。なお、各部はタイミング発生
部６によって制御される。
変換器３によりパラレルシリアル変換され、Ｄ／Ａコン
バータ４によってモニタ用アナログ信号１４に変換され
てモニタ５に表示される。なお、各部はタイミング発生
部６によって制御される。
【０００５】
【発明が解決しようとする課題】従来のレーダ信号表示
装置は、以上のように構成されているので、ビデオメモ
リの書き込み，読み出しテストおよびビデオメモリの所
望のエリアがすべてモニタに表示されているか否かを確
認するためには、オシロスコープ等を使用して各アドレ
ス別にデータを確認しなければならず、また（画面の高
精細度化）によるビデオメモリの拡大に伴い、その確認
に多くの時間を要する等の問題点があった。
装置は、以上のように構成されているので、ビデオメモ
リの書き込み，読み出しテストおよびビデオメモリの所
望のエリアがすべてモニタに表示されているか否かを確
認するためには、オシロスコープ等を使用して各アドレ
ス別にデータを確認しなければならず、また（画面の高
精細度化）によるビデオメモリの拡大に伴い、その確認
に多くの時間を要する等の問題点があった。
【０００６】この発明は、上記のような問題点を解消す
るためになされたもので、ビデオメモリの書き込み，読
み出し動作および表示エリアを、モニタの輝線を利用し
て視覚的に容易に確認できるレーダ信号表示装置を得る
ことを目的とする。
るためになされたもので、ビデオメモリの書き込み，読
み出し動作および表示エリアを、モニタの輝線を利用し
て視覚的に容易に確認できるレーダ信号表示装置を得る
ことを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るレーダ信
号表示装置は、制御手段よりテストアドレス信号が、カ
ウンタ機能を有するテストパターンジェネレータに入力
され、該テストパターンジェネレータよりテストビデオ
信号とテストビデオ書き込みアドレスがビデオメモリに
入力され、このデータを読み出して行方向または列方向
の輝線およびその輝線の数をモニタへ表示するようにし
たものである。
号表示装置は、制御手段よりテストアドレス信号が、カ
ウンタ機能を有するテストパターンジェネレータに入力
され、該テストパターンジェネレータよりテストビデオ
信号とテストビデオ書き込みアドレスがビデオメモリに
入力され、このデータを読み出して行方向または列方向
の輝線およびその輝線の数をモニタへ表示するようにし
たものである。
【０００８】また上記テストアドレス信号を通常動作時
に使用する書き込みアドレス作成手段により発生させる
ようにしたものである。
に使用する書き込みアドレス作成手段により発生させる
ようにしたものである。
【０００９】
【作用】この発明においては、テストパターンジェネレ
ータによりビデオメモリテスト用のビデオデータとアド
レスを発生し、同時に輝線数をカウントし、そのカウン
ト数を表示させる信号を発生し、行方向または列方向の
輝線およびその輝線の数をビデオ表示するようにしたの
で、ビデオメモリの書き込み，読み出しテストおよび表
示エリアの確認を容易にすることができる。
ータによりビデオメモリテスト用のビデオデータとアド
レスを発生し、同時に輝線数をカウントし、そのカウン
ト数を表示させる信号を発生し、行方向または列方向の
輝線およびその輝線の数をビデオ表示するようにしたの
で、ビデオメモリの書き込み，読み出しテストおよび表
示エリアの確認を容易にすることができる。
【００１０】また上記アドレスを通常動作時に使用する
書き込みアドレス作成手段により発生させるようにした
ので、ビデオメモリテスト用のアドレスの発生装置およ
び通常動作とテスト動作を切り換える装置が不要となり
、装置が小型化できる。
書き込みアドレス作成手段により発生させるようにした
ので、ビデオメモリテスト用のアドレスの発生装置およ
び通常動作とテスト動作を切り換える装置が不要となり
、装置が小型化できる。
【００１１】
【実施例】以下、この発明の実施例を図について説明す
る。図１はこの発明の一実施例によるレーダ信号表示装
置のブロック構成を示す。図において、図４と同一符号
は同一または相当部分を示し、１７はテストパターンジ
ェネレータ、１６はテストビデオ信号、１８はテストパ
ターンジェネレータタイミング信号、２０はビテオマル
チプレクサ、２５はテストアドレスマルチプレクサ、１
９は表示ラスタアドレス、２４はビデオメモリ入力ビデ
オ、２２はビデオメモリ入力アドレス、２１はテストビ
デオ書き込みアドレスである。
る。図１はこの発明の一実施例によるレーダ信号表示装
置のブロック構成を示す。図において、図４と同一符号
は同一または相当部分を示し、１７はテストパターンジ
ェネレータ、１６はテストビデオ信号、１８はテストパ
ターンジェネレータタイミング信号、２０はビテオマル
チプレクサ、２５はテストアドレスマルチプレクサ、１
９は表示ラスタアドレス、２４はビデオメモリ入力ビデ
オ、２２はビデオメモリ入力アドレス、２１はテストビ
デオ書き込みアドレスである。
【００１２】次に動作について説明する。まず通常の表
示動作について説明する。アドレスマルチプレクサ１に
おいて、書き込みアドレス７または読み出しアドレス８
が選択され、またビデオマルチプレクサ２０において量
子化ビデオ２３が選択され従来の装置と同じ動作をする
。
示動作について説明する。アドレスマルチプレクサ１に
おいて、書き込みアドレス７または読み出しアドレス８
が選択され、またビデオマルチプレクサ２０において量
子化ビデオ２３が選択され従来の装置と同じ動作をする
。
【００１３】次にビデオメモリ２のテスト時の動作につ
いて説明する。テスト時にはタイミング発生部６からの
マルチプレクサタイミング信号９によってアドレスマル
チプレクサ１は表示ラスタアドレス信号１９を選択し、
マルチプレクサ出力１０としてテストパターンジェネレ
ータ１７に入力する。テストパターンジェネレータ１７
ではそのアドレス信号１０に従ってテストビデオ信号１
６とそのビデオ信号を書き込むべき行方向または列方向
のテストビデオ書き込みアドレス２１を発生する。この
テストビデオ書き込みアドレス２１は、テストアドレス
マルチプレクサ２５を介してビデオメモリアドレス２２
としてビデオメモリ２へ与えられ、テストビデオ信号１
６はビデオマルチプレクサ２０を介してビデオメモリ入
力ビデオ２４としてビデオメモリ２に与えられる。この
テストビデオ信号１６はビデオメモリ２に図２（ａ）
，（ｃ） のように書き込まれる。このようにして書き
込まれたテストビデオ信号１６を表示ビデオ信号１２と
して読み出し、パラレルシリアル変換器３およびＤ／Ａ
コンバータ４を通すことによって図２（ｂ） ，（ｄ）
のように行方向または列方向の輝線をモニタ５に表示
することができる。この動作を全表示エリアに渡って繰
り返すことによりビデオメモリ２の書き込み、読み出し
動作を視覚的に確認することができる。さらにテストパ
ターンジェネレータ１７において表示した輝線の数をカ
ウントし、その数を図２（ｂ） ，（ｄ） のカウンタ
画面３０のようにモニタ５に表示することにより、ビデ
オメモリ２の所望のエリアが表示されているかどうかを
容易に確認することができる。
いて説明する。テスト時にはタイミング発生部６からの
マルチプレクサタイミング信号９によってアドレスマル
チプレクサ１は表示ラスタアドレス信号１９を選択し、
マルチプレクサ出力１０としてテストパターンジェネレ
ータ１７に入力する。テストパターンジェネレータ１７
ではそのアドレス信号１０に従ってテストビデオ信号１
６とそのビデオ信号を書き込むべき行方向または列方向
のテストビデオ書き込みアドレス２１を発生する。この
テストビデオ書き込みアドレス２１は、テストアドレス
マルチプレクサ２５を介してビデオメモリアドレス２２
としてビデオメモリ２へ与えられ、テストビデオ信号１
６はビデオマルチプレクサ２０を介してビデオメモリ入
力ビデオ２４としてビデオメモリ２に与えられる。この
テストビデオ信号１６はビデオメモリ２に図２（ａ）
，（ｃ） のように書き込まれる。このようにして書き
込まれたテストビデオ信号１６を表示ビデオ信号１２と
して読み出し、パラレルシリアル変換器３およびＤ／Ａ
コンバータ４を通すことによって図２（ｂ） ，（ｄ）
のように行方向または列方向の輝線をモニタ５に表示
することができる。この動作を全表示エリアに渡って繰
り返すことによりビデオメモリ２の書き込み、読み出し
動作を視覚的に確認することができる。さらにテストパ
ターンジェネレータ１７において表示した輝線の数をカ
ウントし、その数を図２（ｂ） ，（ｄ） のカウンタ
画面３０のようにモニタ５に表示することにより、ビデ
オメモリ２の所望のエリアが表示されているかどうかを
容易に確認することができる。
【００１４】このように上記実施例では、テストパター
ンジェネレータ１７によりビデオメモリテスト用のビデ
オデータ１６とアドレス２１を発生し、同時に輝線数を
カウントし、そのカウント数を表示させる信号を発生し
、行方向または列方向の輝線およびその輝線の数をビデ
オ表示するようにしたので、ビデオメモリ２の書き込み
，読み出し動作および表示エリアを、モニタの輝線を利
用して視覚的に容易に確認できる。
ンジェネレータ１７によりビデオメモリテスト用のビデ
オデータ１６とアドレス２１を発生し、同時に輝線数を
カウントし、そのカウント数を表示させる信号を発生し
、行方向または列方向の輝線およびその輝線の数をビデ
オ表示するようにしたので、ビデオメモリ２の書き込み
，読み出し動作および表示エリアを、モニタの輝線を利
用して視覚的に容易に確認できる。
【００１５】また上記実施例では、テストパターンジェ
ネレータ１７においてテストビデオ書き込みアドレス２
１を発生するように構成したが、そのアドレス発生は従
来装置における座標カウンタ２６と初期値発生器２７を
共用して行うようにしてもよい。このような構成とした
本発明の第２の実施例によるレーダ信号表示装置を図３
に示す。２９は座標カウンタ初期値発生器タイミング信
号２９である。
ネレータ１７においてテストビデオ書き込みアドレス２
１を発生するように構成したが、そのアドレス発生は従
来装置における座標カウンタ２６と初期値発生器２７を
共用して行うようにしてもよい。このような構成とした
本発明の第２の実施例によるレーダ信号表示装置を図３
に示す。２９は座標カウンタ初期値発生器タイミング信
号２９である。
【００１６】次に動作について説明する。ビデオメモリ
２のテスト時には、タイミング発生部６から出力される
座標カウンタ初期値発生器タイミング信号２９により座
標カウンタ２６のＸかＹのいずれか一方を固定し、片方
をカウントアップするように制御する。また上記タイミ
ング信号２９は、初期値発生器２７において初期値を列
方向第１列目にセットする。このように作成されたアド
レスがアドレスマルチプレクサ１を介してビデオメモリ
２に与えられることにより、テストパターンジェネレー
タ１７でテストビデオ書き込みアドレス２１が作成され
た場合と同じ動作が可能となる。
２のテスト時には、タイミング発生部６から出力される
座標カウンタ初期値発生器タイミング信号２９により座
標カウンタ２６のＸかＹのいずれか一方を固定し、片方
をカウントアップするように制御する。また上記タイミ
ング信号２９は、初期値発生器２７において初期値を列
方向第１列目にセットする。このように作成されたアド
レスがアドレスマルチプレクサ１を介してビデオメモリ
２に与えられることにより、テストパターンジェネレー
タ１７でテストビデオ書き込みアドレス２１が作成され
た場合と同じ動作が可能となる。
【００１７】このように上記第２の実施例では、上記ア
ドレス２１を座標カウンタ２６と初期値発生器２７とに
より発生させるようにしたので、テストパターンジェネ
レータ１７のテストビデオを書き込むアドレス２１の発
生機能とテストアドレスマルチプレクサ２５が不要とな
り装置が小型化できるというメリットがある。
ドレス２１を座標カウンタ２６と初期値発生器２７とに
より発生させるようにしたので、テストパターンジェネ
レータ１７のテストビデオを書き込むアドレス２１の発
生機能とテストアドレスマルチプレクサ２５が不要とな
り装置が小型化できるというメリットがある。
【００１８】
【発明の効果】以上のように、この発明に係るレーダ信
号表示装置によれば、テストパターンジェネレータによ
りビデオメモリテスト用のビデオデータとアドレスを発
生し、同時に輝線数をカウントし、そのカウント数を表
示させる信号を発生し、行方向または列方向の輝線およ
びその輝線の数をビデオ表示するようにしたので、ビデ
オメモリの書き込み，読み出し動作および表示エリアを
、モニタの輝線を利用して視覚的に容易に確認できる効
果がある。
号表示装置によれば、テストパターンジェネレータによ
りビデオメモリテスト用のビデオデータとアドレスを発
生し、同時に輝線数をカウントし、そのカウント数を表
示させる信号を発生し、行方向または列方向の輝線およ
びその輝線の数をビデオ表示するようにしたので、ビデ
オメモリの書き込み，読み出し動作および表示エリアを
、モニタの輝線を利用して視覚的に容易に確認できる効
果がある。
【００１９】また上記アドレスを通常動作時に使用する
書き込みアドレス作成手段により発生させるようにした
ので、ビデオメモリテスト用のアドレスの発生装置およ
び通常動作とテスト動作を切り換える装置が不要となり
、装置を小型化できる効果がある。
書き込みアドレス作成手段により発生させるようにした
ので、ビデオメモリテスト用のアドレスの発生装置およ
び通常動作とテスト動作を切り換える装置が不要となり
、装置を小型化できる効果がある。
【図１】この発明の第１の実施例によるレーダ信号表示
装置のブロック構成を示すブロック構成図である。
装置のブロック構成を示すブロック構成図である。
【図２】この発明の実施例によるレーダ信号表示装置の
ビデオメモリ表示の対応図である。
ビデオメモリ表示の対応図である。
【図３】この発明の第２の実施例によるレーダ信号表示
装置のブロック構成を示すブロック構成図である。
装置のブロック構成を示すブロック構成図である。
【図４】従来のレーダ信号表示装置のブロック構成を示
すブロック構成図である。
すブロック構成図である。
１ アドレスマルチプレクサ
２ ビデオメモリ
３ パラレルシリアル変換器
４ Ｄ／Ａコンバータ
５ モニタ
６ タイミング発生部
７ 書き込みアドレス
８ 読み出しアドレス
９ マルチプレクサタイミング信号１０ マル
チプレクサ出力 １１ ビデオメモリタイミング １２ 表示ビデオデータ １３ パラレルシリアル出力信号 １４ Ｄ／Ａ出力信号 １６ テストパターン信号 １７ テストパターンジェネレータ １８ テストパターンジェネレータタイミング１９
表示ラスタアドレス ２０ ビデオマルチプレクサ ２１ テストビデオ書き込みアドレス２２ ビデオ
メモリアドレス ２３ 量子化ビデオ ２４ ビデオメモリ入力ビデオ ２５ テストアドレスマルチプレクサ２６ 座標カ
ウンタ ２７ 初期値発生器 ２８ 座標カウンタ初期値 ２９ 座標カウンタ初期値発生器タイミング信号３０
カウンタ画面
チプレクサ出力 １１ ビデオメモリタイミング １２ 表示ビデオデータ １３ パラレルシリアル出力信号 １４ Ｄ／Ａ出力信号 １６ テストパターン信号 １７ テストパターンジェネレータ １８ テストパターンジェネレータタイミング１９
表示ラスタアドレス ２０ ビデオマルチプレクサ ２１ テストビデオ書き込みアドレス２２ ビデオ
メモリアドレス ２３ 量子化ビデオ ２４ ビデオメモリ入力ビデオ ２５ テストアドレスマルチプレクサ２６ 座標カ
ウンタ ２７ 初期値発生器 ２８ 座標カウンタ初期値 ２９ 座標カウンタ初期値発生器タイミング信号３０
カウンタ画面
Claims (2)
- 【請求項１】 メモリの書き込みアドレスを作成する
手段と、該書き込みアドレスと読み出しアドレスとを切
り換える手段と、該切り換え手段の出力により受信信号
をメモリに一時記憶して表示する手段と、上記読み出し
アドレスの発生および上記各手段を制御する制御手段と
を備えたレーダ信号表示装置において、上記メモリの書
き込み，読み出し機能のテストおよび上記メモリの所望
するエリアが全てモニタに表示されているかを確認する
、カウンタ機能を有するテストパターンジェネレータを
備えたことを特徴とするレーダ信号表示装置。 - 【請求項２】 上記書き込みアドレスを作成する手段
にテストビデオ書き込み信号を発生させるようにしたこ
とを特徴とする請求項１記載のレーダ信号表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072461A JPH04282482A (ja) | 1991-03-11 | 1991-03-11 | レーダ信号表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072461A JPH04282482A (ja) | 1991-03-11 | 1991-03-11 | レーダ信号表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04282482A true JPH04282482A (ja) | 1992-10-07 |
Family
ID=13489966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3072461A Pending JPH04282482A (ja) | 1991-03-11 | 1991-03-11 | レーダ信号表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04282482A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7292181B2 (en) * | 2004-07-15 | 2007-11-06 | Fujitsu Ten Limited | Memory check unit for radar systems and radar system including memory check unit |
-
1991
- 1991-03-11 JP JP3072461A patent/JPH04282482A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7292181B2 (en) * | 2004-07-15 | 2007-11-06 | Fujitsu Ten Limited | Memory check unit for radar systems and radar system including memory check unit |
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