JPH0150863B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は入力論理信号を基準論理信号と比較す
る論理分析器に関する。

デジタル及びアナログ信号の測定分野におい
て、デジタル技法は最近一般化してきた。論理分
析器（Logic Analyzer）の如きデジタル測定器
は、例えばコンピユータ、卓上電子計算器、コン
ピユータ端末器及びデジタル制御装置の如きデジ
タル装置の調整及び故障修理に適している。斯る
論理分析器はデジタル記憶回路及びプリセツト・
カウンタを有するので、トリガ信号より前または
前後の論理信号を記憶測定できる。よつて、例え
ばデジタル装置内の種々の回路点における複数の
論理信号の論理レベル（高または低）及びタイミ
ング関係を測定してデジタル機器の異常発生前後
の状態を解析するのに好適である。論理分析器に
は２つの型式があり、一方は論理タイミング分析
器であり、他方は論理状態分析器である。

論理タイミング分析器は陰極線管の如き表示手
段に入力論理信号のタイミング・ダイヤフラムを
表示する装置であり、ハードウエア技術者に好適
である。論理状態分析器は陰極線管の如き表示手
段に入力論理信号の状態を一連の数字によるテー
ブル（図表）型式で表示する装置であり、クロツ
ク信号に対するワード、即ち論理データのビツト
状態の分折を行ない、ソフトウエア技術者に好適
である。本発明はこの論理状態分析器を対象とす
る。

従来の論理状態分析器は古いデータ即ち基準デ
ータ（複数チヤンネルの基準論理信号）と新しい
データ（複数チヤンネルの入力論理信号）を記憶
する少なくとも２個の記憶回路を含んでいる。基
準及び新しいデータは共に表示手段に表示されて
新しいデータを基準データと比較する。しかしな
がら多くのデータが同時に表示された場合、操作
者が異なつたデータを確認するのは困難であつ
た。

他の従来の論理状態分析器は基準データと新し
いデータを記憶する記憶回路と、基準及び新しい
データを比較する排他的論理和回路とを含んでお
り、斯る排他的論理和回路の出力及び新しいデー
タを表示した（排他的論理和回路は２つの入力の
論理レベルが異なるとき「高」出力を発生する）。
しかしながら、操作者は基準データを測定するこ
とができなかつた。

従つて本発明の目的の一つは上述の従来技術の
欠点を克服した改良された論理分析器の提供にあ
る。

本発明の他の目的は論理信号の古いデータ即ち
基準データと新しいデータを同時に表示し、異な
る論理信号部分の表示を制御する改良された論理
分析器の提供にある。

以下、添付図を参照して本発明の論理分析器を
詳細に説明しよう。第１図は本発明の好適な一実
施例のブロツク線図を示す。プローブ１２の16個
のプローブ・チツプ１０は複数チヤンネルの論理
信号を被測定デジタル装置から検出してデータ入
力回路１４に加える。斯るデータ入力回路１４は
記憶回路１６及びプローブ１２間とのインタフエ
ースとして働き、論理入力信号を固定または可変
閾値電圧（例えばマイナス12ボルトからプラス12
ボルトまでの直流電圧）と比較して所定レベルの
論理信号に変換する。データ入力回路１４の16個
のチヤンネル出力は記憶回路１６及びトリガ回路
１８に加えられる。

トリガ回路１８には更に時間基準回路２０から
所望周期のクロツク信号が加えられると共に、組
み合せトリガ機能を有するワード・リコグナイザ
ー及び表示上のトリガ位置（ポスト・センタ及び
プリ・トリガ）を制御するプログラム可能なカウ
ンタが含まれる。トリガ回路１８の出力は記憶回
路１６及び制御手段である輝度制御回路２８に加
えられる。記憶回路１６には、時間基準回路２０
からのクロツク信号及び制御回路２３からの書込
み／読出し命令信号が加えられ、斯る制御回路２
３はキーボード２５の操作に応じて制御（命令）
信号を発生する。記憶回路１６に書込み命令信号
が加えられると、記憶回路１６は時間基準回路２
０により制御された周期によりデータ入力回路１
４からのデータを記憶する。斯る記憶回路１６は
例えば16個の256ビツトランダム・アクセス・メ
モリー（以下RAMという）及び必要な制御回路
より成る。16個のRAMは４組に分けられてお
り、フオーマツト・スイツチ（図示せず）が16チ
ヤンネルに設定されたときは１チヤンネルにつき
256ビツトのデータが、８チヤンネルのときは512
ビツトのデータが、４チヤンネルのときは1024ビ
ツトのデータが夫夫記憶される。

記憶回路１６に読出し命令信号が加えられる
と、垂直軸制御回路２２には記憶回路１６からデ
ータ・バス２４を介して並列データが加えられ
る。垂直軸制御回路２２はマルチプレクサーを含
んでいるので、記憶されたデータを表示手段に順
次表示するために並列データを直列データに変換
する。表示チヤンネル間の垂直オフセツト電圧、
例えば階段波電圧も斯る垂直軸制御回路２２で発
生される。水平軸回路２６には時間基準回路２０
からクロツク信号が、制御回路２３から読出し命
令信号が夫々加えられて、掃引信号（傾斜波また
は階段波）及び輝度制御回路２８に加えられるブ
ランキング信号を発生する。垂直軸制御回路２２
からの直列出力は選択手段である選択スイツチ３
２及び増巾器３４を介して表示手段である陰極線
管（以下CRTという）３０の垂直偏向板に加え
られる。水平軸回路２６からの掃引信号は選択ス
イツチ３６及び増巾器３８を介してCRT３０の
水平偏向板に加えられ、輝度制御回路２８の出力
はCRT３０の制御グリツドに加えられる。尚、
選択スイツチ３２及び３６はマルチプレクサでも
よい。上述は従来の論理分析器の構成と同じであ
るが、本発明は更に以下の構成を含む。

マイクロプロセツサ、即ちマイクロプロセシン
グ・ユニツト（以下MPUという）４０は時間基
準回路２０からクロツク信号が加えられ、双方向
性データ・バス２４及びアドレス・バス４２に接
続される。尚、MPU４０はモトローラ社の
MC6800でもよい。スタテイク・リードオンリ
ー・メモリ（以下ROMという）４４はデータ・
バス２４及びアドレス・バス４２に接続され、ア
ドレス・バス４２からのアドレス信号に対応する
制御信号を読出し、データ・バス２４を介して
MPU４０に加える。MPU４０は斯る制御信号に
より、データ・バス２４を介して加えられたデー
タの種々の処理を行なう。スタテイクRAM４６
はデータ・バス２４及びアドレス・バス４２に接
続されて、MPU４０から書込み／読出し命令信
号が加えられると共に、MPU４０の外部記憶回
路として働く。MPU４０、ROM４４及びRAM
４６等はマイクロプロセツサ・システムを構成す
る。

記憶手段であるスタテイクRAM４８はデー
タ・バス２４及びアドレス・バス４２に接続され
ると共に、MPU４０からの制御信号が加えられ
て書込み及び読出し動作が制御される。RAM４
８はMPU４０の命令により記憶回路１６のデー
タを記憶する。制御回路２３はデータ・バス２４
に接続される。カーソル回路５０はプリセツト・
カウンタを含み、データ・バス２４に接続されて
カーソル位置を制御する。データ・バス２４は更
に緩衝記憶回路５２及び文字発生器５４に接続さ
れる。斯る文字発生器５４は文字（数字を含む）
用データを記憶する記憶回路部及び文字発生部を
含む。記憶回路５２の内部は２分されており、一
方は高ビツト成分を記憶し、且つマルチプレツク
サ５６に接続されており、他方は低ビツト成分を
記憶し、且つマルチプレツクサ５８に接続されて
いる。文字発生器５４のＸ及びＹデジタル出力と
輝度出力は夫々マルチプレツクサ５８及び５６と
輝度制御回路２８に加えられる。マルチプレツク
サ５６及び５８のデジタル出力は夫々デジタル−
アナログ変換器（以下DACという）６０及び６
２に接続され、斯るDAC６０及び６２のアナロ
グ出力は夫々選択スイツチ３２及び３６に加えら
れる。選択スイツチ３２及び３６とマルチプレツ
クサ５６及び５８は制御回路２３からの制御信号
により制御される。

以下、各動作モードについて説明する。キーボ
ード２５がタイミング表示モードに設定される
と、制御回路２３はタイミング表示命令信号を発
生する。記憶回路１６からの並列データは垂直軸
制御回路２２により直列データに変換されると共
に、各チヤンネルに異なるオフセツト電圧が加わ
つてCRT３０の垂直偏向板に加わり、また水平
軸回路２６からの掃引信号はCRT３０の水平偏
向板に加わるので、記憶回路１６に記憶されたデ
ータはCRT３０の管面に第２図に示す如く表示
される。管面の最上部に表示された波形はチヤン
ネル０の論理信号であり、以下順にチヤンネル
１，２，３……で表示され、最下部の波形はチヤ
ンネル１５の論理信号である。トリガ回路１８の
出力及び文字発生器５４を介してカーソル回路５
０の出力が輝度制御回路２８に加えられるため
に、管面左側の輝点部及び中央の輝点部（図にお
いて輝点は黒丸で表わされる）は夫々トリガ点及
びカーソルを示す。カーソルは各チヤンネル間の
タイミング関係を測定するのに有効である。管面
左上の文字「TRIG＋96」はトリガ点とカーソル
間のビツト数が＋96であることを表わし、管面左
下の文字「0101 0000 0001 0100 CUR」はチヤ
ンネル１５から０までのカーソル位置の論理状態
を表わす。これらの文字はMPU４０でデータを
処理し、文字発生器５４により表示される。尚、
カーソルはカーソル回路５０により任意に左右に
移動できる。

キーボード２５が２進表示モードに設定される
と制御回路２３は２進命令信号を発生する。記憶
回路１６に記憶された情報はRAM４８に移さ
れ、文字発生器５４に記憶回路部を介して文字発
生部に加えられ、文字発生器５４からのデジタル
文字信号はDAC６０及び６２でアナログ信号に
変換されて第３図に示す如く、論理状態を２進法
でCRT３０の管面に論理状態図表として表示す
る。管面の最上行の文字「0101 0000 0001 0100」
はカーソル位置のワード、即ちチヤンネル１５か
ら０までの論理状態を示し、18番目の行、即ち最
下行の文字「0000 0001 0100 0001」はトリガ・
ワードを示す。２行から17行までの文字はカーソ
ル以後の16ワードを順次表わしている。

キーボード２５が排他的論理和モード、即ち比
較モードに設定されると、制御回路２３は比較命
令信号を発生する。このモードでは新しいデータ
（複数チヤンネルの入力論理信号）を古いデータ
即ち基準データ（複数チヤンネルの基準論理信
号）と比較することができる。初めに記憶回路１
６に記憶されたデータはPAM４８の記憶領域の
一部（第１記憶手段）に記憶され、このデータが
基準データとなる。次に新しいデータがプローブ
１２及びデータ入力回路１４を介して記憶回路１
６に記憶され、更にRAM４８の他の記憶領域
（第２記憶手段）に記憶されて、基準及び新しい
データが第４図に示す如く例えば２進法でCRT
３０の右半分と左半分とに夫々表示される。
MPU４０は排他的論理和機能を有するので比較
手段として動作して、RAM４８からの基準及び
新しいデータを比較し、新しいデータが基準デー
タと異なるとき輝度制御回路２８に文字発生器５
４を介して輝度信号を加える。輝度制御回路２８
からの出力信号は基準データと異なる新しいデー
タの表示を制御、即ち輝度変調（図では太い文
字）する。左上方の文字「TRIG＋147」は新し
いデータのトリガ点とカーソル点間のビツト数を
示し、右上方の文字「REF＋TRIG＋96」は基準
データのトリガ点とカーソル点間のビツト数を示
す。尚、他の表示ワードとチヤンネルの関係は第
３図の場合と同じである。また文字はMPU４０
及び文字発生器５４により表示されている。斯る
モードは２進法表示以外に８進または16進法表示
でも可能である。

上述の如く、本発明の論理分析器は複数チヤン
ネルの入力論理信号及び基準論理信号を同時に論
理状態図表として表示し、この表示のうち入力及
び基準論理信号の異なる部分の表示を制御してい
るので、入力及び基準論理信号の両方を同時に測
定しながら、これら両論理信号の異なる部分を容
易に識別できる。更に上述の如き種々の機能をマ
イクロプロセツサ・システムで行なつているの
で、回路構成が簡単になる等種々の顕著な作用効
果を有する。

上述は本発明の好適な一実施例について述べた
が、当業者には種々の変形・変更がなし得ること
は明らかであろう。例えば、入力チヤンネルは、
２，４，８，１６，３２……でもよく、また、
CRT３０に表示するカーソルのワードは２進、
８進、16進等任意の進法でよい。更に表示手段は
CRT以外にＸ−Ｙプロツタ等でも使用できる。

【図面の簡単な説明】

第１図は本発明の論理分析器の好適な一実施例
のブロツク線図、第２図乃至第４図は夫々本発明
による表示手段の表示図を示す。 ２８は制御手段、３０は表示手段、４０は比較
手段、４８は記憶手段、５４は文字発生器であ
る。

Claims (1)

【特許請求の範囲】
1. １ 複数チヤンネルの入力論理信号を記憶する第
   １記憶手段と、複数チヤンネルの基準論理信号を
   記憶する第２記憶手段と、上記第１及び第２記憶
   手段に記憶された上記複数チヤンネルの入力及び
   基準論理信号に応じて文字信号を発生する文字発
   生器と、上記第１及び第２記憶手段に記憶された
   上記複数チヤンネルの入力及び基準論理信号を上
   記文字信号により論理状態図表として表示する表
   示手段と、上記第１記憶手段に記憶された上記複
   数チヤンネルの入力論理信号及び上記第２記憶手
   段に記憶された上記複数チヤンネルの基準信号を
   比較する比較手段と、上記表示手段に表示された
   上記論理状態図表のうち上記複数チヤンネルの入
   力及び基準論理信号の異なる部分の表示を上記比
   較手段の出力により制御する制御手段とを具えた
   ことを特徴とする論理分析器。