JPH04278652A - Graphic drawing device and its memory access system - Google Patents
Graphic drawing device and its memory access systemInfo
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Abstract
Description
【0001】0001
【産業上の利用分野】この発明は、フレームメモリ上に
図形データを描画する図形描画装置及びそのメモリアク
セス方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a graphic drawing device for drawing graphic data on a frame memory and its memory access method.
【0002】0002
【従来の技術】従来、フレームメモリ上に図形データを
描画する図形処理装置において直線の描画処理を行う場
合、フレ−ムメモリ空間をある1つの境界単位のデータ
(例えば1バイト)でアドレスを区切り、直線発生器か
らの画素データであるドットデータがこの境界を越える
毎にその1バイトのデータをフレームメモリに書込みに
いき、その書込み中、直線発生器は次のドットデータ以
降のデータを次のバイトの境界範囲まで先にためておき
、メモリアクセス終了後すぐに、そのためておいた1バ
イト分のドットデータをフレームメモリに書込むといっ
たパイプライン形式で描画処理を行なう方式が用いられ
ている。2. Description of the Related Art Conventionally, when performing straight line drawing processing in a graphics processing device that draws graphics data on a frame memory, addresses are separated by a certain boundary unit of data (for example, 1 byte) in the frame memory space. Every time dot data, which is pixel data, from the linear generator crosses this boundary, one byte of data is written to the frame memory, and during writing, the linear generator writes the data after the next dot data to the next byte. A drawing process is used in which the dot data is stored in advance up to the boundary range of , and immediately after the memory access is completed, the stored 1-byte worth of dot data is written into the frame memory, thereby performing drawing processing in a pipeline format.
【0003】この方式は、ドットデータをバイト単位で
フレームメモリに書込みにいくため、直線発生器が1ド
ット算出する毎にフレームメモリに書込みにいく必要は
なく、メモリアクセスの回数を減らすことができる。特
に水平方向の線分を描画する場合には、1バイト分のド
ットデータのアドレスが変わらないので高速に描画が行
えるという利点をもっている。[0003] In this method, dot data is written to the frame memory in byte units, so there is no need to write to the frame memory every time the linear generator calculates one dot, and the number of memory accesses can be reduced. . Particularly when drawing a line segment in the horizontal direction, the address of one byte of dot data does not change, so it has the advantage of being able to draw at high speed.
【0004】0004
【発明が解決しようとする課題】しかしながら、このよ
うな従来の方式では、例えば図2に示すようなX軸方向
に対して45゜≦θ≦90゜の角度をなす斜線を描画す
る場合、図5に示すように1ドット毎に垂直方向(Y方
向)の境界単位すなわちアドレスが変わるため、直線発
生器が1ドット算出する毎にフレームメモリへのアクセ
スが必要になり、直線発生器は次のドットの算出を進め
ていけるにもかかわらず、メモリアクセスが終了するま
で停止していなければならず効率が悪いという欠点があ
った。However, in such a conventional method, when drawing a diagonal line forming an angle of 45°≦θ≦90° with respect to the X-axis direction as shown in FIG. As shown in Figure 5, since the vertical direction (Y direction) boundary unit, that is, the address changes for each dot, it is necessary to access the frame memory every time the linear generator calculates one dot, and the linear generator calculates the next dot. Although the calculation of dots can proceed, it has the disadvantage that it is inefficient because it has to stop until the memory access is completed.
【0005】この発明は上記の点に鑑みてなされたもの
であり、上述のような斜線を描画する場合でも効率よく
高速で描画できるようにすることを目的とする。The present invention has been made in view of the above points, and an object of the present invention is to enable efficient and high-speed drawing of diagonal lines as described above.
【0006】[0006]
【課題を解決するための手段】この発明は上記の目的を
達成するため、フレームメモリ上に図形データを描画す
る図形描画装置において、そのフレームメモリを複数の
メモリで構成すると共に、直線を形成する各画素データ
とその各画素データに対応するフレームメモリ上のアド
レスを発生する直線発生器と、アドレスによってフレー
ムメモリへの前記画素データの書込みを制御するメモリ
制御手段と、メモリ制御手段から出力されるアドレスを
フレームメモリのアドレスマッピングに対応したアドレ
スに変換してフレームメモリを構成する複数のメモリへ
順次出力するアドレス変換手段とを備え、前記直線発生
器によって発生される直線を形成する複数の画素データ
を前記フレームメモリを構成する複数のメモリに並行し
て書込めるようにするものである。[Means for Solving the Problems] In order to achieve the above object, the present invention provides a graphic drawing device that draws graphic data on a frame memory, in which the frame memory is composed of a plurality of memories, and a straight line is formed. a linear generator that generates each pixel data and an address on the frame memory corresponding to each pixel data; a memory control means that controls writing of the pixel data to the frame memory according to the address; and an output from the memory control means. address conversion means for converting an address into an address corresponding to address mapping of the frame memory and sequentially outputting the converted address to a plurality of memories constituting the frame memory; the plurality of pixel data forming a straight line generated by the straight line generator; can be written in parallel to a plurality of memories constituting the frame memory.
【0007】また、上記図形描画装置において、図1の
構成図に示すように、フレームメモリ8を2個のメモリ
9,10によって構成し、メモリ制御手段2が、直線発
生器1によって発生される画素データを一時的に貯える
プリバッファメモリ4と、その各画素データをY座標が
奇数のデータと偶数のデータとに分けて保持する奇数バ
ッファメモリ5と偶数バッファメモリ6とを有し、その
奇数バッファメモリ5と偶数バッファメモリ6に保持す
る各画素データを、それぞれフレームメモリ8を構成す
る2個のメモリに並行して書込めるようにするとよい。Further, in the above-mentioned graphic drawing device, as shown in the block diagram of FIG. It has a pre-buffer memory 4 that temporarily stores pixel data, and an odd buffer memory 5 and an even buffer memory 6 that separate and hold each pixel data into data whose Y coordinate is an odd number and data whose Y coordinate is an even number. It is preferable that each pixel data held in the buffer memory 5 and the even buffer memory 6 can be written in parallel to the two memories forming the frame memory 8, respectively.
【0008】さらに、このような図形描画装置において
、直線発生器が発生する直線を形成する各画素データを
、そのアドレス情報によってフレームメモリを構成する
複数のメモリに順次割り当て、その複数のメモリに並行
してアクセスして隣接する前記画素データをそれぞれ異
なるメモリに書込むことを特徴とするメモリアクセス方
式をも提供する。Furthermore, in such a graphic drawing device, each pixel data forming a straight line generated by a straight line generator is sequentially allocated to a plurality of memories constituting a frame memory according to its address information, and the pixel data forming a straight line generated by a straight line generator is allocated in parallel to the plurality of memories. The present invention also provides a memory access method characterized in that the adjacent pixel data are accessed and written to different memories.
【0009】[0009]
【作用】この発明による図形描画装置及びそのメモリア
クセス方式によれば、直線発生器が発生する直線を形成
する画素データ(ドットデータ)を、フレームメモリを
構成する複数のメモリに並行して書込めるので、1ドッ
ト毎にフレームメモリ上のアドレスが変わるような斜線
を描画する場合でも、直線発生器はメモリアクセスの終
了を待たずに次のドットの算出を行なうことができ、効
率よく高速で描画することができる。[Operation] According to the graphic drawing device and its memory access method according to the present invention, pixel data (dot data) forming a straight line generated by a straight line generator can be written in parallel to a plurality of memories constituting a frame memory. Therefore, even when drawing a diagonal line where the address on the frame memory changes for each dot, the line generator can calculate the next dot without waiting for the memory access to finish, drawing efficiently and at high speed. can do.
【0010】0010
【実施例】以下、この発明の実施例を図面に基づいて具
体的に説明する。図1は、この発明の一実施例を示す図
形描画装置のブロック図である。この図形描画装置は、
直線発生器1とメモリ制御手段2とアドレスコンバータ
7及びフレームメモリ8によって構成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram of a graphic drawing device showing an embodiment of the present invention. This drawing device is
It is composed of a linear generator 1, a memory control means 2, an address converter 7, and a frame memory 8.
【0011】直線発生器1は、直線の始点から終点まで
の画素データであるドットデータとその各ドットデータ
に対応するフレームメモリ8上のアドレスを算出して発
生し、メモリ制御手段2へ送り出す。メモリ制御手段2
は、直線発生器1が発生するアドレスによってフレーム
メモリ8へのドットデータの書込みを制御するものであ
り、アドレス制御部3とドットデータを一時的にロード
するプリバファメモリ4と奇数バッファメモリ5及び偶
数バファメモリ6とから構成されている。The straight line generator 1 calculates and generates dot data, which is pixel data from the start point to the end point of the straight line, and an address on the frame memory 8 corresponding to each dot data, and sends it to the memory control means 2. Memory control means 2
1 controls the writing of dot data into the frame memory 8 based on the address generated by the linear generator 1, and includes an address control section 3, a pre-buffer memory 4 for temporarily loading dot data, an odd-number buffer memory 5, and It is composed of an even number buffer memory 6.
【0012】フレームメモリ8は、図5に示した従来例
と同様に1バイトでアドレスが区切られた複数のメモリ
、すなわちこの例では奇数メモリ9と偶数メモリ10と
から構成されている。The frame memory 8 is composed of a plurality of memories whose addresses are separated by 1 byte, ie, an odd memory 9 and an even memory 10 in this example, as in the conventional example shown in FIG.
【0013】メモリ制御手段2のアドレス制御部3は、
フレームメモリ8のアドレスデータの管理を行ない、こ
の例ではドットデータが1バイトの境界を越えたら、す
なわち直線を構成するドットの動きが、図5でアドレス
nからアドレス(n+1)ヘ動いた時に、アドレスコン
バータ7を介してアドレスnのドットデータをフレーム
メモリ8に書込む制御を行う。The address control section 3 of the memory control means 2
Address data in the frame memory 8 is managed, and in this example, when dot data crosses a 1-byte boundary, that is, when the dots forming a straight line move from address n to address (n+1) in FIG. Control is performed to write dot data at address n into frame memory 8 via address converter 7.
【0014】アドレスコンバータ7は、書込もうとして
いるドットデータのY座標が奇数なのか偶数なのかを判
断し、奇数であればフレームメモリ8のうちの奇数メモ
リ9に、偶数であれば偶数メモリ10にアドレスを変換
して、対応するメモリへデータを書込めるようにする。The address converter 7 determines whether the Y coordinate of the dot data to be written is an odd number or an even number, and if it is an odd number, it is stored in an odd number memory 9 of the frame memory 8, and if it is an even number, it is stored in an even number memory. 10 so that data can be written to the corresponding memory.
【0015】また、メモリ制御手段2は、フレームメモ
リ8の奇数メモリ9又は偶数メモリ10にデータを書込
み中でも、直線発生器1からのドット進行情報(ドット
データ)を次のバイトの境界の範囲内(この場合アドレ
ス(n+1))で先にプリバッファメモリ4にロードし
てためておくことができる。さらに、そのドットデータ
のY座標が奇数か偶数かによって、奇数であれば奇数バ
ッファメモリ5に、偶数であれば偶数バッファメモリ6
に交互にロードする。Furthermore, even when data is being written to the odd memory 9 or the even memory 10 of the frame memory 8, the memory control means 2 controls the dot progress information (dot data) from the linear generator 1 within the range of the next byte boundary. (In this case, address (n+1)) can be first loaded into the pre-buffer memory 4 and stored. Furthermore, depending on whether the Y coordinate of the dot data is an odd number or an even number, if it is an odd number, it is stored in the odd number buffer memory 5, and if it is an even number, it is stored in the even number buffer memory 6.
are loaded alternately.
【0016】そして、アドレスコンバータ7にアドレス
制御されて、奇数バッファメモリ5のデータは奇数メモ
リ9に、偶数バッファメモリ6のデータは偶数メモリ1
0にそれぞれ書込まれる。このとき、次のアドレスのド
ットデータがプリバッファメモリ4にロードされる。こ
のような動作を繰り返して、直線を構成する一連のドッ
トデータがフレームメモリ8の奇数メモリ9と偶数メモ
リ10に交互に書込まれる。Under address control by the address converter 7, the data in the odd buffer memory 5 is transferred to the odd memory 9, and the data in the even buffer memory 6 is transferred to the even memory 1.
0 respectively. At this time, dot data at the next address is loaded into the pre-buffer memory 4. By repeating such operations, a series of dot data forming a straight line is alternately written into the odd memory 9 and the even memory 10 of the frame memory 8.
【0017】次に、この実施例によって、図2に示すよ
うにX軸に対してθ=45°の角度をなす直線Lを描画
する場合の動作及び作用を説明する。図3はフレームメ
モリ8の構造を示すものであり、白色部分は奇数メモリ
9を、斜線を施した部分は偶数メモリ10を示している
。Next, the operation and effect when drawing a straight line L forming an angle of θ=45° with respect to the X axis as shown in FIG. 2 will be explained using this embodiment. FIG. 3 shows the structure of the frame memory 8, with the white part showing the odd number memory 9 and the hatched part showing the even number memory 10.
【0018】直線発生器1から始点座標情報(ドットデ
ータ)(4,4)が出力されると、メモリ制御手段2は
それをプリバッファメモリ4にロードする。直線発生器
1から次のドットの座標情報(5,5)が出力されると
、メモリ制御手段2はデータの境界が1バイトの範囲を
越えるので、プリバッファメモリ4のデータ(ここでは
ビット4がON)の1バイトを次段のバッファメモリヘ
セットしてフレームメモリ8への書込みを行なうと同時
に、次のドットの座標情報(5,5)をプリバッファメ
モリ4にロードする。When the starting point coordinate information (dot data) (4, 4) is output from the straight line generator 1, the memory control means 2 loads it into the pre-buffer memory 4. When the linear generator 1 outputs the coordinate information (5, 5) of the next dot, the memory control means 2 outputs the data in the pre-buffer memory 4 (here, bit 4) because the data boundary exceeds the 1-byte range. is ON) is set in the next stage buffer memory and written into the frame memory 8, and at the same time, the coordinate information (5, 5) of the next dot is loaded into the pre-buffer memory 4.
【0019】ここで、フレームメモリ8へ書込む始点デ
ータ(4,4)はY座標が偶数(4)であるから、アド
レスコンバータ7は偶数メモリ10を選択してそのアド
レスAを指定し、プリバッファメモリ4にロードされて
いる始点データを偶数バッファメモリ6経由で偶数メモ
リ10のアドレスAに書込む。Here, since the Y coordinate of the start point data (4, 4) to be written to the frame memory 8 is an even number (4), the address converter 7 selects the even number memory 10, specifies its address A, and writes the start point data (4, 4) to the frame memory 8. The start point data loaded into the buffer memory 4 is written to address A of the even memory 10 via the even buffer memory 6.
【0020】次に直線発生器1から座標情報(6,6)
が出力されると、上述と同様にデータの境界が1バイト
の範囲を越えるたので、プリバッファメモリ4のデータ
(5,5)がフレームメモリ8に書込まれるが、このデ
ータ(5,5)はY座標が奇数(5)であるから、アド
レスコンバータ7は奇数メモリ9を選択してそのアドレ
スBを指定し、プリバッファメモリ4にロードされてい
るデータ(5,5)を奇数バッファメモリ5経由で奇数
メモリ9のアドレスBに書込む。Next, coordinate information (6, 6) is sent from the linear generator 1.
is output, the data boundary exceeds the 1-byte range as described above, so the data (5, 5) in the pre-buffer memory 4 is written to the frame memory 8, but this data (5, 5) ) has an odd Y coordinate (5), so the address converter 7 selects the odd memory 9 and specifies its address B, and transfers the data (5, 5) loaded into the pre-buffer memory 4 to the odd buffer memory. 5 to address B of the odd memory 9.
【0021】これと同時に、メモリ制御手段2はデータ
(6,6)をプリバッファメモリ4にロードし、直線発
生器1からの次のドットの座標情報(7,7)の入力を
受け付ける。At the same time, the memory control means 2 loads the data (6, 6) into the pre-buffer memory 4 and accepts the input of the coordinate information (7, 7) of the next dot from the linear generator 1.
【0022】このような動作の繰り返しにより、図2の
直線Lの線分を構成する始点(4,4)から終点(10
,10)までのデータを、フレームメモリ8を構成する
奇数メモリ9と偶数メモリ10に順次(隣合うドットデ
ータはほぼ同時に)図3に示すように書込む。以上の動
作のタイミングシーケンスを図4に示す。By repeating such operations, the line segment of the straight line L in FIG. 2 is moved from the starting point (4, 4) to the ending point (10
, 10) are sequentially written into the odd memory 9 and the even memory 10 constituting the frame memory 8 (adjacent dot data almost simultaneously) as shown in FIG. The timing sequence of the above operation is shown in FIG.
【0023】上述したようにこの実施例では、フレーム
メモリ8を構成する奇数メモリ9と偶数メモリ10を並
行してアクセスして、線分を構成する各ドットの互いに
隣接する2つのドットデータをほぼ同時に書込むことが
できる。したがって、X軸方向に対して45゜〜90゜
の角度をなす斜線または垂直線を描画する場合、従来の
方式に比して2倍近い高速化が可能である。As described above, in this embodiment, the odd number memory 9 and the even number memory 10 constituting the frame memory 8 are accessed in parallel, and the data of two adjacent dots of each dot constituting a line segment is approximately stored. Can be written at the same time. Therefore, when drawing a diagonal line or a perpendicular line forming an angle of 45° to 90° with respect to the X-axis direction, the speed can be nearly twice as high as that of the conventional method.
【0024】また、本例ではフレームメモリを2個のメ
モリで構成したが、3個以上のメモリで構成してもよい
。なお、フレームメモリに描画した直線をディスプレイ
に表示したりする際には、奇数メモリと偶数メモリから
交互に(3個以上のメモリを使用する場合はその各メモ
リから順次循環的に)ドットデータを読出してビデオメ
モリへ転送すればよい。Further, in this example, the frame memory is composed of two memories, but it may be composed of three or more memories. Note that when displaying a straight line drawn in frame memory on the display, dot data is read alternately from odd and even memories (if three or more memories are used, sequentially and cyclically from each memory). All you have to do is read it out and transfer it to the video memory.
【0025】[0025]
【発明の効果】以上説明してきたように、この発明によ
れば、線分を構成する各ドットデータのアドレスが1ド
ット毎に変わるような直線(X軸に対して45゜≦θ≦
90゜の角度をなす斜線又は垂直線)を描画する場合の
描画速度を大幅に速め、描画性能を向上させることがで
きる。Effects of the Invention As explained above, according to the present invention, a straight line (45°≦θ≦ with respect to the
When drawing diagonal lines or vertical lines forming an angle of 90°, the drawing speed can be greatly increased and the drawing performance can be improved.
【図1】この発明の一実施例を示す図形描画装置のブロ
ック図である。FIG. 1 is a block diagram of a graphic drawing device showing an embodiment of the present invention.
【図2】描画する線分の一例を示す図である。FIG. 2 is a diagram showing an example of a line segment to be drawn.
【図3】図1のフレームメモリ8に図2に示した直線L
を構成する各ドットデータを書込んだ状態を示す説明図
である。[Fig. 3] Straight line L shown in Fig. 2 in the frame memory 8 of Fig. 1.
FIG. 2 is an explanatory diagram showing a state in which each dot data constituting the image has been written.
【図4】図1の図形描画装置によって図2の直線Lを描
画する際の動作のタイミングシーケンスを示す図である
。4 is a diagram showing a timing sequence of operations when drawing a straight line L in FIG. 2 by the graphic drawing device in FIG. 1; FIG.
【図5】従来例の図形描画装置によって図2の直線Lを
描画した場合のフレームメモリの各ドットデータの書込
み状態を示す説明図である。FIG. 5 is an explanatory diagram showing the writing state of each dot data in the frame memory when the straight line L in FIG. 2 is drawn by a conventional graphic drawing device.
1 直線発生器
2 メモリ制御手段
3 アドレス制御部
4 プリバッファメモリ
5 奇数バッファメモリ
6 偶数バッファメモリ
7 アドレスコンバータ
8 フレームメモリ
9 奇数メモリ
10 偶数メモリ1 Linear generator
2 Memory control means 3 Address control section
4 Pre-buffer memory 5 Odd buffer memory
6 Even number buffer memory 7 Address converter
8 Frame memory 9 Odd number memory
10 Even number memory
Claims (3)
する図形描画装置において、前記フレームメモリを複数
のメモリで構成すると共に、直線を形成する各画素デー
タとその各画素データに対応するフレームメモリ上のア
ドレスを発生する直線発生器と、前記アドレスによって
前記フレームメモリへの前記画素データの書き込みを制
御するメモリ制御手段と、該メモリ制御手段から出力さ
れるアドレスを前記フレームメモリのアドレスマッピン
グに対応したアドレスに変換して該フレームメモリを構
成する複数のメモリへ順次出力するアドレス変換手段と
を備え、前記直線発生器によって発生される直線を形成
する複数の画素データを前記フレームメモリを構成する
複数のメモリに並行して書込めるようにしたことを特徴
とする図形描画装置。1. A graphic drawing device that draws graphic data on a frame memory, wherein the frame memory is composed of a plurality of memories, and each pixel data forming a straight line and each pixel data corresponding to each pixel data are stored in the frame memory. a linear generator that generates an address; a memory control means that controls writing of the pixel data into the frame memory according to the address; and an address that is outputted from the memory control means and corresponds to address mapping of the frame memory address conversion means for sequentially outputting the pixel data generated by the straight line generator to the plurality of memories forming the frame memory; A figure drawing device characterized by being able to write in parallel.
、フレームメモリが2個のメモリで構成され、メモリ制
御手段が、直線発生器によって発生される画素データを
一時的に貯えるプリバッファメモリと、その各画素デー
タをY座標が奇数のデータと偶数のデータに分けて保持
する奇数バッファメモリと偶数バッファメモリとを有し
、その奇数バッファメモリと偶数バッファメモリに保持
する各画素データを、それぞれ前記フレームメモリを構
成する2個のメモリに並行して書込めるようにしたこと
を特徴とする図形描画装置。2. The graphic drawing device according to claim 1, wherein the frame memory is comprised of two memories, and the memory control means includes a pre-buffer memory for temporarily storing pixel data generated by the linear generator; It has an odd number buffer memory and an even number buffer memory that hold each pixel data divided into data whose Y coordinate is an odd number and data whose Y coordinate is an even number, and each pixel data held in the odd number buffer memory and the even number buffer memory is A graphic drawing device characterized by being able to write in parallel to two memories constituting a frame memory.
する図形描画装置において、直線発生器が発生する直線
を形成する各画素データを、そのアドレス情報によって
フレームメモリを構成する複数のメモリに順次割り当て
、その複数のメモリに並行してアクセスして隣接する前
記画素データをそれぞれ異なるメモリに書込むことを特
徴とするメモリアクセス方式。3. In a graphic drawing device that draws graphic data on a frame memory, each pixel data forming a straight line generated by a straight line generator is sequentially allocated to a plurality of memories constituting the frame memory according to its address information, A memory access method characterized by accessing the plurality of memories in parallel and writing adjacent pixel data into different memories.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6565891A JPH04278652A (en) | 1991-03-06 | 1991-03-06 | Graphic drawing device and its memory access system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6565891A JPH04278652A (en) | 1991-03-06 | 1991-03-06 | Graphic drawing device and its memory access system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04278652A true JPH04278652A (en) | 1992-10-05 |
Family
ID=13293319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6565891A Pending JPH04278652A (en) | 1991-03-06 | 1991-03-06 | Graphic drawing device and its memory access system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04278652A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000132153A (en) * | 1998-10-26 | 2000-05-12 | Seiko Epson Corp | Computer system and display control circuit |
-
1991
- 1991-03-06 JP JP6565891A patent/JPH04278652A/en active Pending
Cited By (2)
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JP2000132153A (en) * | 1998-10-26 | 2000-05-12 | Seiko Epson Corp | Computer system and display control circuit |
JP4631112B2 (en) * | 1998-10-26 | 2011-02-16 | セイコーエプソン株式会社 | Computer system and display control circuit |
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