JP2806376B2 - Image processing apparatus and image processing method - Google Patents

Image processing apparatus and image processing method

Info

Publication number
JP2806376B2
JP2806376B2 JP23222896A JP23222896A JP2806376B2 JP 2806376 B2 JP2806376 B2 JP 2806376B2 JP 23222896 A JP23222896 A JP 23222896A JP 23222896 A JP23222896 A JP 23222896A JP 2806376 B2 JP2806376 B2 JP 2806376B2
Authority
JP
Grant status
Grant
Patent type
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP23222896A
Other languages
Japanese (ja)
Other versions
JPH1079037A (en )
Inventor
洋一 三田
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、画像処理装置に関し、特に、テクスチャマッピングを行うための画像処理装置に関する。 The present invention relates to relates to an image processing apparatus, and more particularly to an image processing apparatus for performing texture mapping.

【0002】 [0002]

【従来の技術】従来の画像処理装置においてテクスチャマッピングを行う場合、テクスチャマッピングのための専用のハードウェアを持たない装置では、CPUによって主記憶上のテクスチャ格納領域から描画対象の図形のアドレスに対応するデータ読み出し、フレームバッファメモリに描画対象の図形のアドレスを直接指定して書き込んでいる。 When performing texture mapping In a conventional image processing apparatus, an apparatus having no dedicated hardware for texture mapping, corresponds to the address of the graphics to be drawn from the texture storage area of ​​the main memory by the CPU read data, it is written to the address of graphics to be drawn directly into the frame buffer memory. 図2はライン描画を行った時の表示画面の様子を示す図である。 Figure 2 is a diagram showing a state of a display screen when performing the line drawing. CPUと画像処理装置とを接続するバスのバス幅が32bit、1ピクセルの深さが8b Bus width of the bus is 32bit, 1 depth of pixel 8b which connects the CPU and the image processing apparatus
itである場合を考える。 Consider the case is it. CPUによって直接フレームバッファメモリにアクセスすると、図2の実線で示される横4ピクセル、縦1ラインの領域を同時にアクセスできるが、図2の斜線で示されるライン描画を行うにはC With direct access to the frame buffer memory by the CPU, C is the horizontal 4 pixels indicated by the solid line in FIG. 2, although the region of one vertical line can be accessed simultaneously perform line drawing shown by oblique lines in FIG. 2
PUから画像処理装置への1回のアクセスで1ピクセルしか描画できない。 1 pixel can only draw in one access from PU to the image processing apparatus.

【0003】一方、テクスチャマッピングのための専用のハードウェアを持つ場合は、テクスチャ格納用のメモリを用意して、画像処理LSIによって、描画対象の図形のアドレスに対応するテクスチャのアドレスを計算し、テクスチャ格納用のメモリからテクスチャデータを読み出してフレームバッファメモリに描画を行っている。 On the other hand, if it has a dedicated hardware for texture mapping is to prepare the memory for texture storage, the image processing LSI, calculates an address of a texture corresponding to the address of the graphics to be drawn, doing drawn in the frame buffer memory reads texture data from the memory for storing texture.

【0004】 [0004]

【発明が解決しようとする課題】テクスチャマッピングのための専用のハードウェアを持たない従来の装置では、テクスチャマッピングを行うラインの計算を全てC In the conventional apparatus having no dedicated hardware for texture mapping [0005] all the calculations of the line performing texture mapping C
PUで行うのでCPUの負荷が重く、1ピクセルずつフレームバッファメモリに書き込むため、CPUから画像処理装置へのバスのデータ転送の効率が悪いという問題がある。 It is performed in PU heavy load on the CPU, for writing to the frame buffer memory by one pixel, efficiency of the bus for data transfer from the CPU to the image processing apparatus is poor.

【0005】また、テクスチャマッピングのための専用のハードウェアを持つ従来の装置では、テクスチャ格納用のメモリを用意する必要があるため、装置が高価になるという問題がある。 [0005] In the conventional apparatus having a special hardware for texture mapping, it is necessary to prepare a memory for texture storage, there is a problem that the apparatus becomes expensive.

【0006】本発明の目的は、テクスチャマッピングのための専用のハードウェアを要さずに、テクスチャマッピングの対象の図形を高速に描画できる画像処理装置を提供することにある。 An object of the present invention is, without requiring dedicated hardware for texture mapping is to provide an image processing apparatus capable of drawing a target figure of texture mapping at high speed.

【0007】 [0007]

【課題を解決するための手段】本発明の装置は、一つの図形を同じ色値で描画するかまたは1ピクセル対応に指定される色値で描画するかを切替えるモード選択手段と、フレームバッファメモリに対して新たに書き込む図形のアドレスを発生するアドレス発生手段と、上位プロセッサから送られてきた図形の色値を記憶する色値記憶手段と、1ピクセル毎に指定される色値を描画するモードが前記モード選択手段により選択されている場合に、 Apparatus of the present invention SUMMARY OF THE INVENTION comprises a mode selecting means for switching whether to drawn with a color value specifying the one graphic to or 1 pixel corresponding drawn with the same color value, the frame buffer memory mode for drawing address generating means for generating an address of the newly written figure, a color value storage means for storing a color value of a graphic sent from the host processor, the color values ​​specified for each pixel with respect to If There has been selected by said mode selecting means,
前記色値の設定と描画するピクセルのアドレスの発生とを同期させる制御手段と、設定された複数の前記色値とそれに対応するアドレスを記憶する描画データ記憶手段と、前記複数の色値を連続してフレームバッファメモリに書き込む手段とから構成されている。 Continuous control means for synchronizing the generation of the address of the pixel, the drawing data storing means for storing the address and the corresponding plurality of said color value set, the plurality of color values ​​to draw a set of said color values It is composed of a means for writing to the frame buffer memory by.

【0008】本発明による画像処理装置では、色値が設定された時点で図形のアドレスを発生させ、設定された色値とアドレスとを対応させながら複数の描画データを記憶して、フレームバッファメモリに描画することができるので、1ピクセル毎に異なる色値を描画する必要のあるテクスチャマッピングを行った図形を高速に描画することができる。 [0008] In the image processing apparatus according to the present invention generates an address of a figure at the time the color value is set, stores a plurality of drawing data while associating the set color values ​​and the address, the frame buffer memory it is possible to draw on, it is possible to draw a shape subjected to texture mapping that needs to draw different color values ​​for each pixel at high speed.

【0009】 [0009]

【発明の実施の形態】次に、本発明の実施の形態について図面を参照して詳細に説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Next will be described in detail with reference to the drawings, embodiments of the present invention.

【0010】図1は本発明の実施の形態を示すブロック図である。 [0010] Figure 1 is a block diagram showing an embodiment of the present invention. 図において、HOSTバス1はCPU(図示せず)と画像処理LSI2とを接続するバスであって、 In FIG, HOST bus 1 is a bus connecting the image processing LSI2 a CPU (not shown),
そのバス幅は32bitである。 The bus width is 32bit. 画像処理LSI2は幅が32bitのFRBバス3を介してフレームバッファメモリ(FRB)4に接続されている。 The image processing LSI2 is connected to the frame buffer memory (FRB) 4 via the FRB bus 3 with a width of 32bit. FRB4の1ピクセルの深さは8bitである。 1 pixel depth of FRB4 is 8bit.

【0011】画像処理LSI2は、HOSTバスインターフェース201と、モードレジスタ202と、図形アドレス発生部205と、色値レジスタ206と、カウンタ203と、図形アドレス制御部204と、データセレクタ207と、ピクセルFiFo208と、FiFoライトポインタ209と、FiFoリードポインタ210 [0011] Image processing LSI2 includes a HOST bus interface 201, a mode register 202, a graphic address generator 205, a color value register 206, a counter 203, a graphic address control unit 204, a data selector 207, the pixel FiFo208 and, the FiFo write pointer 209, FiFo read pointer 210
と、FRBインターフェース211とから構成される。 When composed of FRB interface 211..

【0012】HOSTバスインターフェース201は、 [0012] HOST bus interface 201,
HOSTバス1からリクエストが入力されたときに、H From HOST bus 1 when the request has been input, H
OSTバス1上のアドレス信号をデコードして、モードレジスタ202、図形アドレス発生部205または色値レジスタ206を指定するアドレスか否かを判断して、 Decoding the address signal on OST bus 1, the mode register 202, to determine whether the address or not specifying the graphic address generator 205 or the color value register 206,
HOSTバス1上のデータ信号の値をこのアドレスにより指定されるものに設定する部分である。 The HOST value of the data signals on the bus 1 is a part for setting to that specified by this address.

【0013】色値レジスタ206へのリクエストが入力されたときには、色値レジスタ206にデータを設定すると同時にカウンタ203に“4”を設定する。 [0013] When the request to the color value register 206 is input, it sets the "4" at the same time the counter 203 by setting the data in the color value register 206. モードレジスタ202はテクスチャマッピングを行うか否かを設定するレジスタで、“0”の時、テクスチャマッピングを行わないことを、“1”の時、テクスチャマッピングを行うことを示す。 The mode register 202 is a register for setting whether to perform the texture mapping, when "0", not to perform texture mapping, when "1", indicating that performs texture mapping. カウンタ203はテクスチャマッピングを行うモードのときに、色値レジスタ206に設定された描画可能なデータの数を示している。 Counter 203 when the mode for performing texture mapping, indicates the number of data that can be drawn which is set to the color value register 206.

【0014】HOSTバス1のデータの幅が32bit [0014] The width of the data of the HOST bus 1 is 32bit
で、FRB4の1ピクセルの深さが8bitの場合には、色値レジスタ206にデータが設定された時点でカウンタ203の内容は“4”(32bit/8bit= In the case 1 the depth of the pixel FRB4 is 8bit, the contents of the counter 203 when the data in the color value register 206 has been set "4" (32bit / 8bit =
4)となり、図形アドレス発生部205で図形のアドレスが1ピクセル計算される毎に1減算される。 4), and the address of the shapes in the graphic address generator 205 is decremented every time one pixel calculation. 図形アドレス制御部204はモードレジスタ202が“1”のときに、カウンタ203の値が“0”であることを検出して図形アドレス発生部205を停止させるストップ信号を出力する。 When the graphic address control unit 204 mode register 202 is "1", the value of the counter 203 detects and outputs a stop signal for stopping the graphic address generator 205 to be "0".

【0015】色値レジスタ206はHOSTバス1のデータの幅と同じ数のレジスタで、HOSTバス1から1 [0015] In the color value register 206 is the same number as the width of the data of the HOST bus 1 register, from HOST bus 1 1
回のアクセスで設定される色値を一時的に記憶している。 And temporarily stores the color value set in times of access. データセレクタ207はカウンタ203の値を参照して、図形アドレス発生部205から出力されるアドレスに対応する色値を、色値レジスタ206に設定された色値の中から選択する部分である。 Data selector 207 refers to the value of the counter 203 is a part for selecting a color value corresponding to the address output from the graphic address generator 205, from among the set color values ​​to color values ​​register 206.

【0016】ピクセルFiFo208は図形アドレス発生部から出力されたアドレスとデータセレクタ207から出力されたデータをピクセルデータとして複数記憶する部分である。 [0016] Pixel FiFo208 is a part storing a plurality of data output from the address and data selector 207 output from the graphic address generator as pixel data. FiFoライトポインタ209はピクセルFiFo208に次のピクセルデータを書き込む位置を示しており、FiFoリードポインタ210はピクセルFiFo208から読み出す位置を示している。 FiFo write pointer 209 indicates the position of writing the next pixel data in the pixel FIFO 208, FiFo read pointer 210 indicates the position of reading from the pixel FIFO 208.

【0017】FRBインターフェース211は、ピクセルFiFo208から受け取った図形アドレスに対応するFRB4のアドレスに変換して、FRB4にデータを書き込む部分である。 The FRB interface 211 converts the address of the FRB4 corresponding to the graphic address received from the pixel FIFO 208, a portion of write data to FRB4.

【0018】図2はライン描画を行った場合の表示画面の様子を示す図である。 [0018] FIG. 2 is a diagram showing a state of the display screen in the case of performing a line drawing. また、図3は本実施の形態においてライン描画を行う場合の動作を示すタイミングチャートである。 Further, FIG. 3 is a timing chart showing the operation when performing the line drawing in the present embodiment. これらの図を参照して、本実施の形態によるテクスチャマッピングを使用したライン描画を行う場合の動作について説明する。 Referring to these drawings, description will be given of the operation when performing line drawn using the texture mapping according to the present embodiment.

【0019】図3でタイミングt1 においてHOSTバス1のリクエストの否定値がLOWとなり、この時のH The negative value becomes LOW requests HOST bus 1 at the timing t1 in FIG. 3, H at this time
OSTバス1のアドレス信号がモードレジスタ202を指定するアドレスとなっていることにより、HOSTバスインターフェース201はモードレジスタ202にH By address signal OST bus 1 is in the address designating the mode register 202, a HOST bus interface 201 is a mode register 202 H
OSTバスのデータ信号から入力されたデータを設定する。 Setting the input data from OST bus of the data signal.

【0020】同様に、タイミングt2 では図形アドレス発生部205に、タイミングt3 およびt9 では色値レジスタ206にデータを設定する。 [0020] Similarly, the graphic address generator 205 at the timing t2, the set data in the color value register 206 at the timing t3 and t9. タイミングt1 でモードレジスタ202にはテクスチャマッピングのモードを示す“1”が設定され、タイミングt2 で図形アドレス発生部205はラインのアドレスが設定されて始点P The mode register 202 at the timing t1 is set to "1" indicating the mode of texture mapping, graphic address generator 205 at the timing t2 is set the address of the line start point P
0 のアドレスを出力する。 And it outputs the address of 0. カウンタ203は初期値として“0”が設定されており、図形アドレス制御部204 Counter 203 is set to "0" as an initial value, the graphic address control unit 204
はモードレジスタ202が“1”であることとカウンタ203の値が“0”であることを検出すると、図形アドレス発生部の動作を停止させるストップ信号を出力する。 Upon detecting that the value of that counter 203 mode register 202 is "1" is "0", and outputs a stop signal for stopping the operation of the graphic address generator.

【0021】タイミングt2 からt3 の間はストップ信号が“1”であり図形アドレス発生部は停止しているが、タイミングt3 のHOSTバス1から色値データが設定されると、HOSTバスインターフェース201はカウンタ203に“4”を設定し、色値レジスタ206 [0021] figure address generator while is the stop signal is "1" from the timing t2 t3 is stopped, the color value data from the HOST bus 1 timing t3 is set, HOST bus interface 201 set "4" to the counter 203, the color value register 206
に色値データを設定する。 To set the color value data to. このとき、ストップ信号が“0”にされる。 At this time, the stop signal is "0".

【0022】ストップ信号が“0”になると、図形アドレス発生部205は次に描画すべきアドレスを発生し、 [0022] When the stop signal is set to "0", the graphic address generator 205 generates the next address to be drawn,
FiFoライトポインタ209も同時に動作する。 FiFo write pointer 209 also operates at the same time. タイミングt4 で図形アドレス発生部205からP0 のアドレスの値と、色値レジスタ206から出力される4ピクセル分の色値からデータセレクタ207によってP0の色値が選択され、ピクセルFiFo208のライトポインタが示す“0”の位置に記憶される。 The value of the address P0 from the graphic address generator 205 at the timing t4, the color values ​​of P0 by the data selector 207 from the color values ​​of four pixels that are output from the color value register 206 is selected, indicated by the write pointer of the pixel FiFo208 It is stored in the position of "0".

【0023】タイミングt4 でカウンタ203はデクリメントされ、図形アドレスおよびデータセレクタの出力値はP1 のデータに更新され、ライトポインタの値はインクリメントされて、タイミングt5 でピクセルFiF [0023] is the counter 203 at the timing t4 is decremented, the output value of the graphic address and data selector is updated data of P1, the value of the write pointer is incremented, the pixel at the timing t5 FIF
o208のライトポインタが示す“1”の位置にP1 の描画データが記憶される。 P1 drawing data on the position of indicating the write pointer of o208 "1" is stored.

【0024】タイミングt6 およびt7 でも同様にピクセルFiFo208にP2 およびP3 の描画データが記憶され、1回の色値データ設定による動作が終了する。 The drawing data of the similarly in time t6 and t7 pixel FIFO 208 P2 and P3 are stored, operation by one color value data setting is completed.
タイミングt8 では、カウンタ203の値が“0”となっているのでストップ信号が“1”となり次の色値データが設定されるまで図形アドレス発生部205は次に描画すべきアドレスを出力して停止している。 At the timing t8, the stop signal the value of the counter 203 is "0" to "1" graphic address generator 205 to the next following color value data is set to output the next address to be rendered It is stopped.

【0025】タイミングt9 で2回目の色値データが設定されると、最初の色値データの設定と同様にカウンタ203に“4”が設定されストップ信号が“0”となり、再び図形アドレス発生部205とFiFoライトポインタ209が動作を始める。 [0025] the second color value data at the timing t9 is set, "4" is set stop signal to the first set as well as the counter 203 of the color value data "0", again figure address generator 205 and the FiFo write pointer 209 starts operating.

【0026】タイミングt10で図形アドレス発生部20 [0026] figure address generating unit 20 at the timing t10
5はラインの終点であるP5 のアドレスを発生すると動作を終了し、タイミングt11でFiFoライトポインタ209は終点の描画データをピクセルFiFo208に書き込んで動作を終了する。 5 terminates the operation and generates an address of which is the end point of the line P5, FiFo write pointer 209 at the timing t11 ends the operation writes drawing data of the end point to the pixel FIFO 208.

【0027】始点の描画データがピクセルFiFo20 [0027] The drawing data of the starting point is the pixel FiFo20
8に書き込まれると、FRBインターフェース211はFiFoリードポインタ210の示す始点の描画データの位置から順に描画データを読み出し、ピクセルFiF Once written to 8, FRB interface 211 reads the drawing data in order from the position of the drawing data of the start point indicated by the FiFo read pointer 210, the pixel FiF
o208に記憶されたアドレスからFRB4に対するアドレスを計算しながらFRB4に描画を行う。 Performing drawing on FRB4 while calculating an address for FRB4 from stored addresses O 208. FRBインターフェース211は、ピクセルFiFo208が空になるまでFRBに描画を行い停止する。 FRB interface 211 stops performs drawing on FRB until pixel FiFo208 is empty. 終点の描画データをFRB4に書き込むとピクセルFiFo208は空になり、1ラインの描画が終了する。 Writing drawing data endpoint FRB4 pixel FiFo208 is empty, one line of the image drawing is finished.

【0028】 [0028]

【発明の効果】以上のように、本発明には、テクスチャマッピングを行うラインを描画する場合に、外部にテクスチャマッピング用のメモリを持つことなく、従来はC As is evident from the foregoing description, the present invention, when drawing a line to be texture mapped, without having memory for texture mapping to the outside, the conventional C
PUで行っていたラインのアドレスの計算を画像処理装置で行い、CPUから画像処理装置への描画データを効率的に転送できるため、テクスチャマッピングを行うラインを高速に描画することができるという効果がある。 Perform the calculation of the address of the line which has been performed by the PU in the image processing apparatus, since the drawing data from the CPU to the image processing apparatus can efficiently transfer is an effect that it is possible to draw a line to be texture mapped to a high speed is there.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施の形態を示すブロック図である。 1 is a block diagram showing an embodiment of the present invention.

【図2】ライン描画を行った場合の表示画面の様子を示す図である。 FIG. 2 is a diagram showing a state of the display screen in the case of performing a line drawing.

【図3】本発明の実施の形態の動作を示すタイミングチャートである。 3 is a timing chart showing the operation of the embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 HOSTバス 2 画像処理LSI 3 FRBバス 4 フレームバッファメモリ 201 HOSTバスインターフェース 202 モードレジスタ 203 カウンタ 204 図形アドレス制御部 205 図形アドレス発生部 206 色値レジスタ 207 データセレクタ 208 ピクセルFiFo 209 FiFoライトポインタ 210 FiFoリードポインタ 211 FRBインターフェース 1 HOST bus 2 image processing LSI 3 FRB bus 4 the frame buffer memory 201 HOST bus interface 202 mode register 203 counter 204 graphic address control unit 205 graphic address generator 206 the color value register 207 data selector 208 pixels FiFo 209 FiFo write pointer 210 FiFo lead pointer 211 FRB interface

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 表示すべき画像データを格納するフレームバッファメモリ手段と、 表示すべき一つの図形を同じ色値で描画するかまたは1 1. A frame buffer memory means for storing image data to be displayed, or to draw a graphic to be displayed in the same color value or 1
    ピクセル対応に指定される色値で描画するかを選択するモード選択手段と、 前記フレームバッファメモリに対して新たに書き込む図形のアドレスを発生するアドレス発生手段と、 上位装置から順次送られてくる図形の色値を所定の数ずつ記憶する色値記憶手段と、 前記色値記憶手段に記憶された前記所定の数の色値の読み出しと該色値で表示されるピクセルのアドレスの前記アドレス発生手段による発生との同期をとるとともに、 Mode selection means for selecting whether drawn with a color value specified in Pixel, and address generating means for generating an address of the newly written graphic to the frame buffer memory, graphics sequentially sent from the host apparatus a color value storage means for storing the color values ​​by a predetermined number of said address generating means of the address of the pixels displayed by the read and the color value of the predetermined number of color values ​​stored in said color value memory means with synchronized with the generation by,
    前記色値記憶手段に新たな前記所定の数の色値を記憶する間は前記アドレス発生手段のアドレス発生を抑止するためのカウンタ手段と、 前記色値記憶手段から順次読み出される前記色値を、前記アドレス発生手段からのアドレスに基づき、前記フレームバッファに書き込む書込手段とを備えたことを特徴とする画像処理装置。 A counter means for during the to prevent address generation of said address generating means for storing a new predetermined number of color values ​​in the color value storing means, sequentially the color values ​​read from the color value memory means, based on the address from said address generating means, the image processing apparatus characterized by comprising a writing means for writing to the frame buffer.
  2. 【請求項2】 表示すべき画像データをフレームバッファメモリ手段に格納する格納ステップと、 表示すべき一つの図形を同じ色値で描画するかまたは1 A storage step wherein storing image data to be displayed in the frame buffer memory means, to draw one of the graphic to be displayed in the same color value or 1
    ピクセル対応に指定される色値で描画するかを選択するモード選択ステップと、 前記フレームバッファメモリに対して新たに書き込む図形のアドレスを発生するアドレス発生ステップと、 上位装置から順次送られてくる図形の色値を所定の数ずつ色値記憶手段に記憶する記憶ステップと、 前記色値記憶手段に記憶された前記所定の数の色値の読み出しと該色値で表示されるピクセルのアドレスの前記アドレス発生ステップによる発生との同期をとる同期化ステップと、 前記色値記憶手段に新たな前記所定の数の色値を記憶する間は前記アドレス発生手段のアドレス発生を抑止する抑止ステップと、 前記色値記憶手段から順次読み出される前記色値を、前記アドレス発生で発生されるアドレスに基づき、前記フレームバッファに書き込む書 A mode selection step of selecting either drawn with a color value specified in the Pixel, the frame and the address generating step for generating an address of the newly written figure the buffer memory, graphics sequentially sent from the host apparatus a storage step of storing the color values ​​in the color value memory means by a predetermined number of the address of pixels displayed by the read and the color value of the predetermined number of color values ​​stored in said color value memory means and synchronization step of synchronizing the generation by the address generation step, while storing new said predetermined number of color values ​​in the color value storage means and inhibiting step of inhibiting an address generation of the address generating means, said sequentially the color values ​​read from the color values ​​storing means, based on the address generated by the address generator, written to be written into the frame buffer ステップとを含むことを特徴とする画像処理方法。 An image processing method which comprises the steps.
JP23222896A 1996-09-02 1996-09-02 Image processing apparatus and image processing method Expired - Lifetime JP2806376B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23222896A JP2806376B2 (en) 1996-09-02 1996-09-02 Image processing apparatus and image processing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23222896A JP2806376B2 (en) 1996-09-02 1996-09-02 Image processing apparatus and image processing method

Publications (2)

Publication Number Publication Date
JPH1079037A true JPH1079037A (en) 1998-03-24
JP2806376B2 true JP2806376B2 (en) 1998-09-30

Family

ID=16935992

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23222896A Expired - Lifetime JP2806376B2 (en) 1996-09-02 1996-09-02 Image processing apparatus and image processing method

Country Status (1)

Country Link
JP (1) JP2806376B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0556456A1 (en) * 1992-02-18 1993-08-25 Bayer Ag Process for making enamelled articles

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2773458B2 (en) * 1991-05-07 1998-07-09 富士通株式会社 Vector control device

Also Published As

Publication number Publication date Type
JPH1079037A (en) 1998-03-24 application

Similar Documents

Publication Publication Date Title
US5754191A (en) Method and apparatus for optimizing pixel data write operations to a tile based frame buffer
US6333745B1 (en) Data processor having unified memory architecture providing priority memory access
US6476808B1 (en) Token-based buffer system and method for a geometry pipeline in three-dimensional graphics
US6791555B1 (en) Apparatus and method for distributed memory control in a graphics processing system
US5299309A (en) Fast graphics control system capable of simultaneously storing and executing graphics commands
US6088046A (en) Host DMA through subsystem XY processing
US4809169A (en) Parallel, multiple coprocessor computer architecture having plural execution modes
US5999197A (en) Synchronized data processing system and image processing system
US5816921A (en) Data transferring device and video game apparatus using the same
US6108722A (en) Direct memory access apparatus for transferring a block of data having discontinous addresses using an address calculating circuit
US5511152A (en) Memory subsystem for bitmap printer data controller
US6339427B1 (en) Graphics display list handler and method
US6058464A (en) Circuits, systems and method for address mapping
US4104624A (en) Microprocessor controlled CRT display system
US6167498A (en) Circuits systems and methods for managing data requests between memory subsystems operating in response to multiple address formats
US5388207A (en) Architecutre for a window-based graphics system
US5561750A (en) Z-buffer tag memory organization
US5706034A (en) Graphic processing apparatus and method
US5706478A (en) Display list processor for operating in processor and coprocessor modes
US5990902A (en) Apparatus and method for prefetching texture data in a video controller of graphic accelerators
US4110823A (en) Soft display word processing system with multiple autonomous processors
US7379068B2 (en) Memory system and method for improved utilization of read and write bandwidth of a graphics processing system
US6816165B1 (en) Memory system having multiple address allocation formats and method for use thereof
US4970499A (en) Apparatus and method for performing depth buffering in a three dimensional display
US20020070941A1 (en) Memory system having programmable multiple and continuous memory regions and method of use thereof

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980623