JPH04278567A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に電磁波による集積回路の誤動作防止に適用し
て有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuit devices, and more particularly to a technique that is effective when applied to prevent malfunctions of integrated circuits caused by electromagnetic waves.
【０００２】0002
【従来の技術】各種電子機器には、多数の半導体チップ
を実装した基板が内蔵されているが、チップの近傍に発
振器などが実装されていると、ここから発振される電磁
波がノイズとなって周囲のチップが誤動作する場合があ
る。また、チップに形成された集積回路それ自体が発振
源となって周囲のチップにノイズ障害を及ぼす場合もあ
る。[Prior Art] Various electronic devices have a built-in board on which many semiconductor chips are mounted, but if an oscillator or the like is mounted near the chip, the electromagnetic waves oscillated from this become noise. Surrounding chips may malfunction. Furthermore, the integrated circuit formed on the chip itself may become an oscillation source and cause noise disturbances to surrounding chips.
【０００３】その対策として、従来は発振源を金属など
の導電材からなる匡体で囲むことによって発振源からの
電磁波をシールドする方法が用いられていた。[0003] As a countermeasure against this problem, conventional methods have been used to shield the electromagnetic waves from the oscillation source by surrounding the oscillation source with a case made of a conductive material such as metal.
【０００４】0004
【発明が解決しようとする課題】しかしながら、電磁波
の発振源を金属などの匡体で囲む前記従来技術は、基板
上における匡体の占有面積が大きくなり、チップの高密
度実装が妨げられるという問題があった。[Problems to be Solved by the Invention] However, the above-mentioned conventional technology in which an electromagnetic wave oscillation source is surrounded by a box made of metal or the like has the problem that the box occupies a large area on the board, which impedes high-density mounting of chips. was there.
【０００５】本発明は、上記した問題点に着目してなさ
れたものであり、その目的は、チップの高密度実装を妨
げることなく、電磁波によるチップの誤動作を防止する
ことのできる技術を提供することにある。The present invention has been made in view of the above-mentioned problems, and its purpose is to provide a technology that can prevent chip malfunctions caused by electromagnetic waves without interfering with high-density packaging of chips. There is a particular thing.
【０００６】本発明の他の目的は、ＬＳＩパッケージの
帯電によるチップ内回路素子の破壊を防止することので
きる技術を提供することにある。Another object of the present invention is to provide a technique capable of preventing destruction of circuit elements within a chip due to charging of an LSI package.
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
【０００８】[0008]
【課題を解決するための手段】本発明による半導体集積
回路装置は、チップが封止されたパッケージ本体の表面
に導電性薄膜を被着し、この導電性薄膜の一端をパッケ
ージ本体のＧＮＤ端子に接続したものである。[Means for Solving the Problems] A semiconductor integrated circuit device according to the present invention has a conductive thin film applied to the surface of a package body in which a chip is sealed, and one end of this conductive thin film is connected to a GND terminal of the package body. It is connected.
【０００９】[0009]
【作用】上記した手段によれば、パッケージ本体の表面
に導電性薄膜を被着し、その一部をパッケージ本体のＧ
ＮＤ端子に接続することにより、チップの高密度実装を
妨げることなく、電磁波をシールドすることが可能とな
る。[Operation] According to the above-mentioned means, a conductive thin film is applied to the surface of the package body, and a part of the conductive thin film is applied to the surface of the package body.
By connecting to the ND terminal, it becomes possible to shield electromagnetic waves without interfering with high-density packaging of chips.
【００１０】また、これにより、パッケージ本体の表面
に帯電した静電気をＧＮＤ端子を通じて放電させること
ができるので、パッケージ本体の帯電に起因するチップ
内回路素子の破壊を防止することができる。[0010] Furthermore, since the static electricity charged on the surface of the package body can be discharged through the GND terminal, it is possible to prevent the circuit elements in the chip from being destroyed due to the charge on the package body.
【００１１】[0011]
【実施例】図１は、本発明の一実施例であるＬＳＩパッ
ケージの斜視図である。このＬＳＩパッケージ１は、例
えば表面実装形パッケージの一種のＳＯＪ（Ｓｍａｌｌ
ＯｕｔｌｉｎｅＪ−ｌｅａｄ ｐａｃｋａｇｅ）であ
り、そのパッケージ本体２は、例えばシリコーンフィラ
ーを添加したエポキシ系樹脂からなる。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a perspective view of an LSI package which is an embodiment of the present invention. This LSI package 1 is, for example, a type of surface mount package SOJ (Small).
Outline J-lead package), and the package body 2 is made of, for example, epoxy resin to which silicone filler is added.
【００１２】上記パッケージ本体２の内部には、図示し
ない半導体チップが封止されており、チップの主面には
、例えばＤＲＡＭ（ダイナミックＲＡＭ）などのメモリ
ＬＳＩが形成されている。A semiconductor chip (not shown) is sealed inside the package body 2, and a memory LSI such as a DRAM (dynamic RAM), for example, is formed on the main surface of the chip.
【００１３】上記パッケージ本体２の長辺の側面には、
ＬＳＩパッケージ１の外部端子を構成する所定本数のリ
ード３が設けられている。これらのリード３のうち、例
えば図の下側の両端のリード３ａ，３ｂは、共にＧＮＤ
（ＶＳＳ）端子である。[0013] On the long sides of the package body 2,
A predetermined number of leads 3 forming external terminals of the LSI package 1 are provided. Among these leads 3, for example, the leads 3a and 3b at both ends on the lower side of the figure are both connected to GND.
(VSS) terminal.
【００１４】上記リード３，３ａ，３ｂは、パッケージ
本体２の外部に突出した部分をアウターリード部、パッ
ケージ本体２の内部に埋設された部分をインナーリード
部とそれぞれ称しており、それぞれのリード３，３ａ，
３ｂのインナーリード部とチップとは、両者間に張設さ
れた図示しないＡｕなどのワイヤによって電気的に接続
されている。リード３，３ａ，３ｂは、例えば４２アロ
イなどのＦｅ系合金またはＣｕからなる。The above-mentioned leads 3, 3a, and 3b have a portion protruding from the package body 2 called an outer lead portion, and a portion buried inside the package body 2 called an inner lead portion. ,3a,
The inner lead portion 3b and the chip are electrically connected by a wire (not shown) made of Au or the like stretched between them. The leads 3, 3a, and 3b are made of, for example, Fe-based alloy such as 42 alloy or Cu.
【００１５】上記パッケージ本体２の表面には、導電性
薄膜４が被着されている。この導電性薄膜４は、例えば
厚さ数十μｍ程度の薄いＣｕ箔のような金属箔からなり
、接着剤によってパッケージ本体２の表面に接着されて
いる。上記導電性薄膜４の両端部には、パッケージ本体
２の長辺の側面に延在する帯状の接続部４ａ，４ａが設
けられており、この接続部４ａ，４ａを通じてＧＮＤ端
子であるリード３ａ，３ｂと導電性薄膜４とが電気的に
接続されている。接続部４ａは、例えば導電性接着剤、
あるいは半田などのろう材によってリード３ａ，３ｂの
表面に接合されている。A conductive thin film 4 is adhered to the surface of the package body 2. This conductive thin film 4 is made of, for example, a thin metal foil such as a Cu foil with a thickness of about several tens of μm, and is adhered to the surface of the package body 2 with an adhesive. At both ends of the conductive thin film 4, strip-shaped connecting portions 4a, 4a extending to the long sides of the package body 2 are provided. 3b and the conductive thin film 4 are electrically connected. The connecting portion 4a is made of, for example, a conductive adhesive,
Alternatively, it is bonded to the surfaces of the leads 3a and 3b using a brazing material such as solder.
【００１６】なお、上記導電性薄膜４は、図１に示すよ
うに、パッケージ本体２の上面のみに被着してもよく、
あるいは図２に示すように、パッケージ本体２の表面の
ほぼ全体を覆うように巻き付けてもよい。The conductive thin film 4 may be applied only to the upper surface of the package body 2, as shown in FIG.
Alternatively, as shown in FIG. 2, it may be wrapped so as to cover almost the entire surface of the package body 2.
【００１７】上記の構成からなる本実施例のＬＳＩパッ
ケージ１は、パッケージ本体２の表面に導電性薄膜４を
被着し、その一部をＧＮＤ端子であるリード３ａ，３ｂ
に接続したことにより、外部発振源からの電磁波をこの
導電性薄膜４でシールドすることができるので、パッケ
ージ本体２内のチップに形成された集積回路の誤動作を
防止することができ、かつこのパッケージ本体２内のチ
ップに形成された集積回路が発振源となって外部のチッ
プにノイズ障害を及ぼすのを防止することもできる。The LSI package 1 of this embodiment having the above-mentioned structure has a conductive thin film 4 deposited on the surface of the package body 2, and a part of the conductive thin film 4 is connected to the leads 3a and 3b which are GND terminals.
By connecting to the conductive thin film 4, electromagnetic waves from an external oscillation source can be shielded by the conductive thin film 4, thereby preventing malfunction of the integrated circuit formed on the chip inside the package body 2. It is also possible to prevent the integrated circuit formed on the chip within the main body 2 from becoming an oscillation source and causing noise disturbance to the external chip.
【００１８】また、極めて薄い膜で構成された上記導電
性薄膜４は、パッケージ本体２の体積を増加させること
はないので、チップの実装密度を低下させることはない
。Furthermore, the conductive thin film 4 made of an extremely thin film does not increase the volume of the package body 2, and therefore does not reduce the packaging density of the chips.
【００１９】さらに、本実施例のＬＳＩパッケージ１は
、パッケージ本体２の表面に帯電した静電気をＧＮＤ端
子であるリード３ａ，３ｂを通じて外部に放電させるこ
とができるので、パッケージ本体２の帯電に起因するチ
ップ内回路素子の破壊を防止することができる。Furthermore, the LSI package 1 of this embodiment can discharge static electricity charged on the surface of the package body 2 to the outside through the leads 3a and 3b, which are GND terminals. Destruction of circuit elements within the chip can be prevented.
【００２０】図３は、本発明の他の実施例であるＬＳＩ
パッケージの斜視図である。このＬＳＩパッケージ１の
パッケージ本体２の表面に被着された導電性薄膜４は、
例えば厚さ数十μｍ程度の薄い導電性塗料の塗膜からな
り、スクリーン印刷法などによってパッケージ本体２の
表面に被着されている。この導電性薄膜４の両端部には
、例えばＣｕ箔からなる接続部４ａ，４ａの一端が接合
されており、この接続部４ａ，４ａの他端は、ＧＮＤ端
子であるリード３ａ，３ｂの表面に接合されている。FIG. 3 shows an LSI which is another embodiment of the present invention.
FIG. 3 is a perspective view of the package. The conductive thin film 4 deposited on the surface of the package body 2 of this LSI package 1 is
For example, it is made of a thin conductive paint film with a thickness of about several tens of micrometers, and is applied to the surface of the package body 2 by a screen printing method or the like. One end of connection parts 4a, 4a made of, for example, Cu foil is bonded to both ends of this conductive thin film 4, and the other ends of these connection parts 4a, 4a are connected to the surfaces of leads 3a, 3b, which are GND terminals. is joined to.
【００２１】上記の構成からなる本実施例のＬＳＩパッ
ケージ１によれば、前記実施例のＬＳＩパッケージ１と
同様の効果を得ることができる。なお、本実施例の導電
性薄膜４を構成する導電性塗料は、図３に示すように、
パッケージ本体２の上面のみに被着してもよいが、パッ
ケージ本体２の表面のほぼ全体を覆うように被着しても
よい。According to the LSI package 1 of this embodiment having the above-described configuration, the same effects as those of the LSI package 1 of the previous embodiment can be obtained. Note that the conductive paint constituting the conductive thin film 4 of this example is as shown in FIG.
Although it may be applied only to the upper surface of the package body 2, it may also be applied so as to cover almost the entire surface of the package body 2.
【００２２】また、上記導電性塗料をパッケージ本体２
の表面に被着する際、図３に示すように、製造者、製造
日、品種などを表すマーク（Ｍ）を上記導電性塗料によ
って同時に形成することにより、従来のマーキング工程
を省略することができる。この場合、導電性塗料中にパ
ッケージ本体２を構成する樹脂の色とは異なる色の顔料
を添加することにより、マークの視認性を向上させるこ
ともできる。[0022] Also, the conductive paint is applied to the package body 2.
When applying the conductive paint to the surface of the conductive paint, the conventional marking process can be omitted by simultaneously forming a mark (M) indicating the manufacturer, manufacturing date, product type, etc. with the conductive paint, as shown in Figure 3. can. In this case, the visibility of the mark can be improved by adding a pigment of a color different from the color of the resin constituting the package body 2 to the conductive paint.
【００２３】図４は、本発明の他の実施例であるＬＳＩ
パッケージの斜視図である。このＬＳＩパッケージ１は
、例えばピン挿入形パッケージの一種のＤＩＰ（Ｄｕａ
ｌ Ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）であり、パッケ
ージ本体２の上面には、パッケージ本体２内のチップに
形成された不揮発性メモリ（ＥＰＲＯＭ）の情報を消去
する紫外線を透過させるためのガラス窓５が設けられて
いる。FIG. 4 shows an LSI which is another embodiment of the present invention.
FIG. 3 is a perspective view of the package. This LSI package 1 is, for example, a type of DIP (Dua) pin insertion type package.
A glass window 5 is provided on the top surface of the package body 2 to transmit ultraviolet rays that erase information in a non-volatile memory (EPROM) formed on a chip within the package body 2. ing.
【００２４】上記ＬＳＩパッケージ１のパッケージ本体
２の表面には、前述した導電性塗料の塗膜からなる導電
性薄膜４が被着されている。この導電性薄膜４の端部に
は、例えばＣｕ箔からなる接続部４ａの一端が接合され
ており、この接続部４ａの他端は、ＧＮＤ端子であるリ
ード３ａの表面に接合されている。また、パッケージ本
体２の上面に設けられた前記ガラス窓５とその周囲の導
電性薄膜４との間にも、例えばＣｕ箔からなる接続部４
ａが接合されている。A conductive thin film 4 made of the above-described conductive paint is adhered to the surface of the package body 2 of the LSI package 1. One end of a connecting portion 4a made of, for example, Cu foil is bonded to the end of this conductive thin film 4, and the other end of this connecting portion 4a is bonded to the surface of a lead 3a serving as a GND terminal. Furthermore, there is also a connecting portion 4 made of Cu foil, for example, between the glass window 5 provided on the upper surface of the package body 2 and the conductive thin film 4 around it.
a is joined.
【００２５】以上の構成からなる本実施例のＬＳＩパッ
ケージ１によれば、前記実施例のＬＳＩパッケージ１と
同様の効果を得ることができ、さらに、ガラス窓５に帯
電した静電気を導電性薄膜４、接続部４ａおよびリード
３ａを通じて外部に放電させることができるので、ガラ
ス窓５の帯電に起因するチップ内回路素子の破壊を防止
することができる。According to the LSI package 1 of this embodiment having the above-described structure, it is possible to obtain the same effects as the LSI package 1 of the previous embodiment, and furthermore, the static electricity charged on the glass window 5 can be removed by the conductive thin film 4. Since the discharge can be made to the outside through the connection portion 4a and the lead 3a, it is possible to prevent the circuit elements in the chip from being destroyed due to the charging of the glass window 5.
【００２６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。[0026] Above, the invention made by the present inventor has been specifically explained based on examples, but the present invention is not limited to the above-mentioned examples, and can be modified in various ways without departing from the gist thereof. Needless to say.
【００２７】[0027]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。[Effects of the Invention] Among the inventions disclosed in this application, the effects obtained by the typical inventions will be briefly explained as follows.
It is as follows.
【００２８】チップが封止されたパッケージ本体の表面
に導電性薄膜を被着し、この導電性薄膜の一部をパッケ
ージ本体のＧＮＤ端子に接続することにより、チップの
高密度実装を妨げることなく、電磁波をシールドするこ
とができる。By coating the surface of the package body in which the chip is sealed with a conductive thin film and connecting a part of this conductive thin film to the GND terminal of the package body, high-density packaging of the chip can be carried out without hindering it. , can shield electromagnetic waves.
【００２９】また、パッケージ本体の表面に帯電した静
電気をＧＮＤ端子を通じて放電させることができるので
、パッケージ本体の帯電に起因するチップ内回路素子の
破壊を防止することができる。Furthermore, since the static electricity charged on the surface of the package body can be discharged through the GND terminal, it is possible to prevent the circuit elements in the chip from being destroyed due to the charge on the package body.
【図１】本発明の一実施例である半導体集積回路装置の
斜視図である。FIG. 1 is a perspective view of a semiconductor integrated circuit device that is an embodiment of the present invention.
【図２】本発明の他の実施例である半導体集積回路装置
の斜視図である。FIG. 2 is a perspective view of a semiconductor integrated circuit device according to another embodiment of the present invention.
【図３】本発明の他の実施例である半導体集積回路装置
の斜視図である。FIG. 3 is a perspective view of a semiconductor integrated circuit device according to another embodiment of the present invention.
【図４】本発明の他の実施例である半導体集積回路装置
の斜視図である。FIG. 4 is a perspective view of a semiconductor integrated circuit device according to another embodiment of the present invention.
１ ＬＳＩパッケージ ２ パッケージ本体 ３ リード ３ａ リード（ＧＮＤ端子） ３ｂ リード（ＧＮＤ端子） ４ 導電性薄膜 ４ａ 接続部 ５ ガラス窓 Ｍ マーク 1 LSI package 2 Package body 3 Lead 3a Lead (GND terminal) 3b Lead (GND terminal) 4 Conductive thin film 4a Connection part 5 Glass window M mark
Claims (4)
本体の表面に導電性薄膜を被着し、前記導電性薄膜の一
部を前記パッケージ本体のＧＮＤ端子に接続したことを
特徴とする半導体集積回路装置。1. A semiconductor integrated circuit characterized in that a conductive thin film is deposited on the surface of a package body in which a semiconductor chip is sealed, and a part of the conductive thin film is connected to a GND terminal of the package body. Device.
特徴とする請求項１記載の半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein the conductive thin film is a metal foil.
されていることを特徴とする請求項１記載の半導体集積
回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein a mark is formed by the conductive thin film.
透過させるガラス窓を設け、前記導電性薄膜の一部を前
記ガラス窓に接続したことを特徴とする請求項１記載の
半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 1, wherein a glass window that transmits ultraviolet light is provided in a part of the package body, and a part of the conductive thin film is connected to the glass window.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034791A JPH04278567A (en) | 1991-03-07 | 1991-03-07 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034791A JPH04278567A (en) | 1991-03-07 | 1991-03-07 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278567A true JPH04278567A (en) | 1992-10-05 |
Family
ID=12578105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4034791A Withdrawn JPH04278567A (en) | 1991-03-07 | 1991-03-07 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278567A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990001668A (en) * | 1997-06-17 | 1999-01-15 | 윤종용 | Electromagnetic Shielding Semiconductor Package |
| FR2774810A1 (en) * | 1998-02-10 | 1999-08-13 | St Microelectronics Sa | Screened integrated circuit packaging and method for the fabrication |
-
1991
- 1991-03-07 JP JP4034791A patent/JPH04278567A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR19990001668A (en) * | 1997-06-17 | 1999-01-15 | 윤종용 | Electromagnetic Shielding Semiconductor Package |
| FR2774810A1 (en) * | 1998-02-10 | 1999-08-13 | St Microelectronics Sa | Screened integrated circuit packaging and method for the fabrication |
| US6312975B1 (en) | 1998-02-10 | 2001-11-06 | Stmicroelectronics S.A. | Semiconductor package and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |