JPH04276921A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH04276921A JPH04276921A JP3038239A JP3823991A JPH04276921A JP H04276921 A JPH04276921 A JP H04276921A JP 3038239 A JP3038239 A JP 3038239A JP 3823991 A JP3823991 A JP 3823991A JP H04276921 A JPH04276921 A JP H04276921A
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- buffer
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- input signal
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- 230000003252 repetitive effect Effects 0.000 claims description 2
- 230000000630 rising effect Effects 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は位相同期回路に関し、特
にＲＺデータ入力信号に対するデータ判定クロック抽出
用の位相同期回路に関する。
にＲＺデータ入力信号に対するデータ判定クロック抽出
用の位相同期回路に関する。
【０００２】
【従来の技術】従来、ＲＺデータ入力信号の判定クロッ
ク抽出用の位相同期回路は、図３に示すように排他的論
理和からなる位相比較器１０１と、これの出力を積分し
直流付近の成分を抽出するループフィルタ１０２と、ル
ープフィルタ１０２のアナログ周波数に応じた繰返し信
号を発生する電圧制御発振器１０３とからなり、ＲＺデ
ータ入力を位相比較器１０１に加え、電圧制御発振器１
０３の出力を位相比較器１０１に帰還させるとともに出
力信号として取り出す構成が一般的である。ここで、ル
ープフィルタ１０２には、たとえば電流源スイッチと容
量とからなるチャージポンプ回路が使用される。また、
電圧制御発振器１０３にはトランジスタ抵抗を用いた双
安定マルチバイブレータ回路においてトランジスタ抵抗
のバイアス入力を制御する構成などが用いられる。
ク抽出用の位相同期回路は、図３に示すように排他的論
理和からなる位相比較器１０１と、これの出力を積分し
直流付近の成分を抽出するループフィルタ１０２と、ル
ープフィルタ１０２のアナログ周波数に応じた繰返し信
号を発生する電圧制御発振器１０３とからなり、ＲＺデ
ータ入力を位相比較器１０１に加え、電圧制御発振器１
０３の出力を位相比較器１０１に帰還させるとともに出
力信号として取り出す構成が一般的である。ここで、ル
ープフィルタ１０２には、たとえば電流源スイッチと容
量とからなるチャージポンプ回路が使用される。また、
電圧制御発振器１０３にはトランジスタ抵抗を用いた双
安定マルチバイブレータ回路においてトランジスタ抵抗
のバイアス入力を制御する構成などが用いられる。
【０００３】この構成において、位相比較器１０１はＲ
Ｚデータ入力信号と電圧制御発振器１０３の出力との排
他的論理和、即ち不一致の期間についてハイレベルの信
号を出力する。ＲＺデータ入力信号と電圧制御発振器出
力との周波数が等しく、それぞれのデューティ比をα＝
１−α，β＝１−βとすると、図４のタイムチャートか
らわかる様に、位相比較器１０１の入力位相差対出力直
流成分の関係は図５のようになる。位相差πα（ラジア
ン）の時の出力直流成分の値をｖｏとした時、電圧制御
発振器１０３の入力特性を図６のように入力ｖｏに対し
、出力発振周波数がこの位相同期回路のＲＺデータ入力
信号の周波数ｆｏとなるように選べば、フィードバック
ループの自動調整動作により、この位相同期回路の出力
には発振周波数ｆｏでかつＲＺデータ入力信号に対して
位相がπα（ラジアン）遅れたクロック信号が得られる
。このクロック信号はループフィルタの時定数を十分大
きく選べは、ＲＺデータ入力信号がとだえる即ち０が入
力されても安定であり、しかもＲＺデータ入力のハイの
期間の中央に立上りエッヂがある。従って、ＲＺデータ
入力が１であるか０であるかの判別に用いる事ができる
。
Ｚデータ入力信号と電圧制御発振器１０３の出力との排
他的論理和、即ち不一致の期間についてハイレベルの信
号を出力する。ＲＺデータ入力信号と電圧制御発振器出
力との周波数が等しく、それぞれのデューティ比をα＝
１−α，β＝１−βとすると、図４のタイムチャートか
らわかる様に、位相比較器１０１の入力位相差対出力直
流成分の関係は図５のようになる。位相差πα（ラジア
ン）の時の出力直流成分の値をｖｏとした時、電圧制御
発振器１０３の入力特性を図６のように入力ｖｏに対し
、出力発振周波数がこの位相同期回路のＲＺデータ入力
信号の周波数ｆｏとなるように選べば、フィードバック
ループの自動調整動作により、この位相同期回路の出力
には発振周波数ｆｏでかつＲＺデータ入力信号に対して
位相がπα（ラジアン）遅れたクロック信号が得られる
。このクロック信号はループフィルタの時定数を十分大
きく選べは、ＲＺデータ入力信号がとだえる即ち０が入
力されても安定であり、しかもＲＺデータ入力のハイの
期間の中央に立上りエッヂがある。従って、ＲＺデータ
入力が１であるか０であるかの判別に用いる事ができる
。
【０００４】
【発明が解決しようとする課題】従来の位相同期回路で
は、抽出されるクロックエッヂがＲＺデータ入力のハイ
の期間の中央にあるかどうかは、電圧制御発振器の特性
が正しく調整されているとすれば、ＲＺデータ入力の周
波数ｆｏに対応する電圧ｖｏをこの時位相比較器が出力
するかどうかにかかっている。とこらが、これは図５の
位相比較器の入出力特性に示すように、ＲＺデータ入力
や電圧制御発振器出力のデューティ比にきわめて敏感で
ある。この結果、クロックエッヂのずれによりデータ判
定の誤りを免れない。
は、抽出されるクロックエッヂがＲＺデータ入力のハイ
の期間の中央にあるかどうかは、電圧制御発振器の特性
が正しく調整されているとすれば、ＲＺデータ入力の周
波数ｆｏに対応する電圧ｖｏをこの時位相比較器が出力
するかどうかにかかっている。とこらが、これは図５の
位相比較器の入出力特性に示すように、ＲＺデータ入力
や電圧制御発振器出力のデューティ比にきわめて敏感で
ある。この結果、クロックエッヂのずれによりデータ判
定の誤りを免れない。
【０００５】
【課題を解決するための手段】本発明の位相同期回路は
、入力信号としてＲＺデータが入力される排他的論理和
回路により構成される位相比較器と、この位相比較器の
出力を積分するループフィルタと、このループフィルタ
の出力のアナログ電圧値に応じた繰返し信号を発生する
電圧制御発振器と、この電圧制御発振器出力を波形整形
する第１のバッファと、この第１のバッファの出力を第
２のバッファを介して積分し出力電圧により前記第１の
バッファの出力のデューティ比を可変制御するフィルタ
とを備え、前記第１のバッファの出力を前記排他的論理
和回路の他の入力とするとともに外部出力信号とする構
成である。
、入力信号としてＲＺデータが入力される排他的論理和
回路により構成される位相比較器と、この位相比較器の
出力を積分するループフィルタと、このループフィルタ
の出力のアナログ電圧値に応じた繰返し信号を発生する
電圧制御発振器と、この電圧制御発振器出力を波形整形
する第１のバッファと、この第１のバッファの出力を第
２のバッファを介して積分し出力電圧により前記第１の
バッファの出力のデューティ比を可変制御するフィルタ
とを備え、前記第１のバッファの出力を前記排他的論理
和回路の他の入力とするとともに外部出力信号とする構
成である。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００７】本発明の一実施例の位相同期回路を示す図
１を参照すると、１は排他的論理和による位相同期回路
、２はループフィルタ、３は電圧制御発振器であり、こ
れらの果たす機能や動作は従来と変わるところはない。 同実施例では、フィードバックループにバッファ４が挿
入されており、このバッファ４の出力をバッファ５を介
してフィルタ６で積分し、積分電圧によりバッファ４の
出力のデューティ比を調整している。これらはバッファ
４の出力のデューティ比をＲＺデータ入力信号のデュー
ティ比より大きい一定値に制御すると、図５に示す位相
比較器の入出力特性よりβ＞αのときｖｏ＝πβ（一定
）即ち、抽出されるクロックのエッヂがＲＺデータ入力
のハイ期間の中央にある時の出力電圧は一定となる。
１を参照すると、１は排他的論理和による位相同期回路
、２はループフィルタ、３は電圧制御発振器であり、こ
れらの果たす機能や動作は従来と変わるところはない。 同実施例では、フィードバックループにバッファ４が挿
入されており、このバッファ４の出力をバッファ５を介
してフィルタ６で積分し、積分電圧によりバッファ４の
出力のデューティ比を調整している。これらはバッファ
４の出力のデューティ比をＲＺデータ入力信号のデュー
ティ比より大きい一定値に制御すると、図５に示す位相
比較器の入出力特性よりβ＞αのときｖｏ＝πβ（一定
）即ち、抽出されるクロックのエッヂがＲＺデータ入力
のハイ期間の中央にある時の出力電圧は一定となる。
【０００８】デューティ比の調整について図２を参照し
て詳述すると、バッファ４を構成するトランジスタ１１
〜１４は２段のソースフォロア型のバッファを成してい
る。トランジスタ１５，１６はインバータバッファを構
成しており、バッファ５に対応する。トランジスタ１７
，１８、電流源１９，２０及びコンデンサ２１は全体で
チャージポンプ回路型の低域フィルタを構成しており、
フィルタ６に対応する。ソースフォロワ型バッファの電
流源バイアス（トランジスタ１１のゲート電圧）による
デューティ制御機能により、これらの回路は、出力信号
のデューティの負帰還ループをなし、バッファ５の出力
でみて、デューティは５０％に自動調整される。
て詳述すると、バッファ４を構成するトランジスタ１１
〜１４は２段のソースフォロア型のバッファを成してい
る。トランジスタ１５，１６はインバータバッファを構
成しており、バッファ５に対応する。トランジスタ１７
，１８、電流源１９，２０及びコンデンサ２１は全体で
チャージポンプ回路型の低域フィルタを構成しており、
フィルタ６に対応する。ソースフォロワ型バッファの電
流源バイアス（トランジスタ１１のゲート電圧）による
デューティ制御機能により、これらの回路は、出力信号
のデューティの負帰還ループをなし、バッファ５の出力
でみて、デューティは５０％に自動調整される。
【０００９】
【発明の効果】以上説明したように本発明によれば、排
他的論理和を位相比較器に用いた位相同期回路における
電圧制御発振器のデューティ調整手段を備えることによ
り、ＲＺデータ入力信号のデューティに拘りなくＲＺデ
ータ入力信号のハイレベルの期間の中央のタイミングで
立上るクロックを抽出できる。
他的論理和を位相比較器に用いた位相同期回路における
電圧制御発振器のデューティ調整手段を備えることによ
り、ＲＺデータ入力信号のデューティに拘りなくＲＺデ
ータ入力信号のハイレベルの期間の中央のタイミングで
立上るクロックを抽出できる。
【図１】本発明の一実施例を示す構成図である。
【図２】図１のバッファ及びフィルタの詳細を示す。
【図３】従来の位相同期回路の構成図である。
【図４】位相比較器の動作タイミングを示す。
【図５】位相比較器の入出力特性を示す。
【図６】電圧制御発振器の入出力特性を示す。
１ 位相比較器
２ ループフィルタ
３ 電圧制御発振器
４，５ バッファ
６ フィルタ
Claims (1)
- 【請求項１】 入力信号としてＲＺデータが入力され
る排他的論理和回路により構成される位相比較器と、こ
の位相比較器の出力を積分するループフィルタと、この
ループフィルタの出力のアナログ電圧値に応じた繰返し
信号を発生する電圧制御発振器と、この電圧制御発振器
出力を波形整形する第１のバッファと、この第１のバッ
ファの出力を第２のバッファを介して積分し出力電圧に
より前記第１のバッファの出力のデューティ比を可変制
御するフィルタとを備え、前記第１のバッファの出力を
前記排他的論理和回路の他の入力とするとともに外部出
力信号とすることを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3038239A JPH04276921A (ja) | 1991-03-05 | 1991-03-05 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3038239A JPH04276921A (ja) | 1991-03-05 | 1991-03-05 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04276921A true JPH04276921A (ja) | 1992-10-02 |
Family
ID=12519754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3038239A Pending JPH04276921A (ja) | 1991-03-05 | 1991-03-05 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04276921A (ja) |
-
1991
- 1991-03-05 JP JP3038239A patent/JPH04276921A/ja active Pending
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