JPH0426145A - Ｉｃパッケージ - Google Patents
ＩｃパッケージInfo
- Publication number
- JPH0426145A JPH0426145A JP2131806A JP13180690A JPH0426145A JP H0426145 A JPH0426145 A JP H0426145A JP 2131806 A JP2131806 A JP 2131806A JP 13180690 A JP13180690 A JP 13180690A JP H0426145 A JPH0426145 A JP H0426145A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- impedance
- package
- stud
- stitches
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004020 conductor Substances 0.000 claims abstract description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 239000000919 ceramic Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241001327708 Coriaria sarmentosa Species 0.000 description 1
- 241000824268 Kuma Species 0.000 description 1
- 241001494479 Pecora Species 0.000 description 1
- 241001301252 Rumina Species 0.000 description 1
- CCAZWUJBLXKBAY-ULZPOIKGSA-N Tutin Chemical compound C([C@]12[C@@H]3O[C@@H]3[C@@]3(O)[C@H]4C(=O)O[C@@H]([C@H]([C@]32C)O)[C@H]4C(=C)C)O1 CCAZWUJBLXKBAY-ULZPOIKGSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003337 fertilizer Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩＣパッケージに関し、特に高周波のＩＣを搭
載した時にボンティングワイヤー近傍のインピーダンス
不整合が少ないパッケージに関する。
載した時にボンティングワイヤー近傍のインピーダンス
不整合が少ないパッケージに関する。
従来のＩＣパッケージは第１２図（こ示すように、３９
なるＩＣチップがアイランドにマウントされ、４０なる
ホンディングパッドから４１なるポンチインクワイヤー
をかいして４２なるステッチに伝達されていた。さらに
その先はり一ド４３に接続され信号の入出力がおこなわ
れている。
なるＩＣチップがアイランドにマウントされ、４０なる
ホンディングパッドから４１なるポンチインクワイヤー
をかいして４２なるステッチに伝達されていた。さらに
その先はり一ド４３に接続され信号の入出力がおこなわ
れている。
第１２図は、フラット型の例であるがＩＣとパッケージ
の接続はＴＡＢを除けばこのようにアルミ線や金線によ
りボンディングで行われる。
の接続はＴＡＢを除けばこのようにアルミ線や金線によ
りボンディングで行われる。
最近の高周波用のパッケージは、パッケージのり一トが
ハング等によりセラミック基盤、各種プリント基盤に接
続される際にインピーダンスの不整合がおきないように
、ボンディングされるステッチ以降の線路インピーダン
スを使用される基盤のインピーダンス（通常は５０また
は７５Ω）に整合がとられている。
ハング等によりセラミック基盤、各種プリント基盤に接
続される際にインピーダンスの不整合がおきないように
、ボンディングされるステッチ以降の線路インピーダン
スを使用される基盤のインピーダンス（通常は５０また
は７５Ω）に整合がとられている。
従来のステッチ以降のインピーダンス整合がとれた高周
波のパッケージでもＩＣのポンディングパッドからステ
ッチへのボンディング部分は整合をとることができない
。このボンディング部分は第１３図に示すように４４な
る金属（ＩＣのザブストレートの電位を与える）上にマ
ウントされたＩＣ４５上のパッド４６からホンディング
ワイヤー４８でパッケージのステッチ４７にボンティン
グされる。したがって同図で点線で囲んだ部分４９は、
第３図に示すように、その導体が、その直径がｄ、中心
からグランドまでの距離がＨ１導体の下部からグランド
までの距離がｈにあるのと等価である。
波のパッケージでもＩＣのポンディングパッドからステ
ッチへのボンディング部分は整合をとることができない
。このボンディング部分は第１３図に示すように４４な
る金属（ＩＣのザブストレートの電位を与える）上にマ
ウントされたＩＣ４５上のパッド４６からホンディング
ワイヤー４８でパッケージのステッチ４７にボンティン
グされる。したがって同図で点線で囲んだ部分４９は、
第３図に示すように、その導体が、その直径がｄ、中心
からグランドまでの距離がＨ１導体の下部からグランド
までの距離がｈにあるのと等価である。
このときの導体のインピーダンスは、
Ｚｏ＝ （１／Ｊ７） ＊５９．９５２＊Ａｎ （２＊
Ｈ／ｄ＋ｊ丁２「ア１て薯下で計算できる。
Ｈ／ｄ＋ｊ丁２「ア１て薯下で計算できる。
これを計算したグラフが第４図である。
通常の組立は、ボンデインクワイヤー径３０μφ、チッ
プ厚４００μｍとすればに／に′＝１の条件でそのイン
ピーダンスは、２３６Ωとなり通常の５０−７５Ωとの
インピータンス整合はとれないことになる。
プ厚４００μｍとすればに／に′＝１の条件でそのイン
ピーダンスは、２３６Ωとなり通常の５０−７５Ωとの
インピータンス整合はとれないことになる。
以上説明したようにいくらパッケージ内部のステッチ以
降のインピーダンスを５０−７５Ωに設計しても、ボン
ディングワイヤ一部分でインピーダンスの不整合をおこ
してしまう。
降のインピーダンスを５０−７５Ωに設計しても、ボン
ディングワイヤ一部分でインピーダンスの不整合をおこ
してしまう。
計算では、ボンディングワイヤ一部のインピーダンスは
約２００Ω程度になるがＴＤＲをもちいてインピーダン
スを測定すると第９図に示す結果が得られた。第９図の
下部には実際のレイアラ）・をしめしである。同図で３
０はセラミック上の５０Ωのマイクロストリップライン
、３１はポンディングパッド、３２はチップ３３はボン
デングワイヤーであり実測結果の２７の不整合部（約４
１Ω）は０８Ｍコネクターと測定治具との接続によるも
のであり、２９の不整合（約７５Ω）がボンディングワ
イヤ一部分の不整合を示している。
約２００Ω程度になるがＴＤＲをもちいてインピーダン
スを測定すると第９図に示す結果が得られた。第９図の
下部には実際のレイアラ）・をしめしである。同図で３
０はセラミック上の５０Ωのマイクロストリップライン
、３１はポンディングパッド、３２はチップ３３はボン
デングワイヤーであり実測結果の２７の不整合部（約４
１Ω）は０８Ｍコネクターと測定治具との接続によるも
のであり、２９の不整合（約７５Ω）がボンディングワ
イヤ一部分の不整合を示している。
２８なる部分は５０Ωに整合がとれている。２９なるホ
ンディングワイヤ一部は周辺の影響をうけているためか
、計算より低いインピーダンスを示している。この不整
合が回路動作上引き起こす問題を以下に示す。
ンディングワイヤ一部は周辺の影響をうけているためか
、計算より低いインピーダンスを示している。この不整
合が回路動作上引き起こす問題を以下に示す。
第７図において２４はＥＣＬ構成の出力バッファーであ
りその出力が５０Ωの伝送線路を介して５０Ωの終端抵
抗２５に接続され終端抵抗は一２ｖの電源に接続されて
いる。これは理想状態でありこのときの出力バッファー
に矩形波を入力したときのノード２６点における出力波
形は第８図に示すものになり良好な波形を示す。しかし
ボンティングワイヤ一部の不整合を考慮すると、その回
路は第１０図のようになり７５Ωの伝送線路が挿入され
る。同図で３４はＥＣＬ形式の出力バッファー、３５は
７５Ωの伝送線路（こｈがボンディングワイヤ一部分に
相当する）、３６は５０Ωの伝送線路である。この時の
ノー）・３７点における出力波形は第１１図のようにな
り反射の影響により波形の立ち上がり部分がなまってし
まう。
りその出力が５０Ωの伝送線路を介して５０Ωの終端抵
抗２５に接続され終端抵抗は一２ｖの電源に接続されて
いる。これは理想状態でありこのときの出力バッファー
に矩形波を入力したときのノード２６点における出力波
形は第８図に示すものになり良好な波形を示す。しかし
ボンティングワイヤ一部の不整合を考慮すると、その回
路は第１０図のようになり７５Ωの伝送線路が挿入され
る。同図で３４はＥＣＬ形式の出力バッファー、３５は
７５Ωの伝送線路（こｈがボンディングワイヤ一部分に
相当する）、３６は５０Ωの伝送線路である。この時の
ノー）・３７点における出力波形は第１１図のようにな
り反射の影響により波形の立ち上がり部分がなまってし
まう。
これは高速波形処理においては大きな問題となる。
本発明のＩＣパッケージは、半導体集積回路とステッチ
との間にアイランドに接続した導体のスタッドを有しス
タッドの高さがチップより高くかつ上部が円弧の形状な
有することを特徴とする。
との間にアイランドに接続した導体のスタッドを有しス
タッドの高さがチップより高くかつ上部が円弧の形状な
有することを特徴とする。
第１図は本発明の第１の実施例を示す平面図である。同
図において、ｌはチップ、２及び２−ａ、２−ｂはポン
チインクパッド、３はステッチ、４はリード、５は本発
明によるアイランドに接続されかつ高さがチップより高
く」一部が円弧の形状を有するスタッドである。
図において、ｌはチップ、２及び２−ａ、２−ｂはポン
チインクパッド、３はステッチ、４はリード、５は本発
明によるアイランドに接続されかつ高さがチップより高
く」一部が円弧の形状を有するスタッドである。
この形状であれば組立方法は従来の組立技術で可能であ
る。ボンデインクワイヤー近傍を５０Ωに設計したいチ
ップの辺の組立はステッチ５を跨いでステッチ３にホン
ティングがされる。
る。ボンデインクワイヤー近傍を５０Ωに設計したいチ
ップの辺の組立はステッチ５を跨いでステッチ３にホン
ティングがされる。
第２図は第１図の点線で囲んだ部分を拡大した断面図で
ある。同図で６はチップ、７は誘電体（アルミナ）、８
はマイクロストリップライン、９はチップをマウントす
るアイランド、１０はチップ゛」二のポンチインクパッ
ド、１１はホンゼインクワイヤー、１２は本発明による
スタッドである。
ある。同図で６はチップ、７は誘電体（アルミナ）、８
はマイクロストリップライン、９はチップをマウントす
るアイランド、１０はチップ゛」二のポンチインクパッ
ド、１１はホンゼインクワイヤー、１２は本発明による
スタッドである。
第２図から分かるようにスタッド１２はチップ、ステッ
チよりも高くしかもその上部が円弧の形状になっている
。このような形状にすることによりボンディングワイヤ
ー１１とグランド（実際はスタッド］２）との距離はほ
ぼ一定となり先に述べた計算式により正確にそのインピ
ーダンスかモトまる。
チよりも高くしかもその上部が円弧の形状になっている
。このような形状にすることによりボンディングワイヤ
ー１１とグランド（実際はスタッド］２）との距離はほ
ぼ一定となり先に述べた計算式により正確にそのインピ
ーダンスかモトまる。
３０μｍφのボンディングワイヤーを用いた場合に５０
Ωを実現するにはｈ／Ｈ＝０．２７となり、ボンディン
グワイヤー１１とステッチ１２の距離はＨ＝２０．５μ
ｍとなる。
Ωを実現するにはｈ／Ｈ＝０．２７となり、ボンディン
グワイヤー１１とステッチ１２の距離はＨ＝２０．５μ
ｍとなる。
このように整合がとれたパッケージにＥＣＬ回路を搭載
した場合の出力波形は第８図に示したように理想波形と
なる。
した場合の出力波形は第８図に示したように理想波形と
なる。
第５図は第２図の実施例の平面図及び断面図（平面図ａ
−ａ’の断面）である。この実施例は、金属のチップキ
ャリヤー上にセラミックの基盤で構成したマイクロスト
リップラインが構成されている例である。
−ａ’の断面）である。この実施例は、金属のチップキ
ャリヤー上にセラミックの基盤で構成したマイクロスト
リップラインが構成されている例である。
同図において、１３は金属チップキャリヤー１４はセラ
ミック基盤、１５はセラミック基盤上の５０Ωのマイク
ロストリップライン、１６はチップ、１７は本発明によ
るスタッドであり、スタッド１７はチップがマウントさ
れるアイランドに接続されており、かつその上部がチッ
プより高くかつ上部は円弧の形状となっている。
ミック基盤、１５はセラミック基盤上の５０Ωのマイク
ロストリップライン、１６はチップ、１７は本発明によ
るスタッドであり、スタッド１７はチップがマウントさ
れるアイランドに接続されており、かつその上部がチッ
プより高くかつ上部は円弧の形状となっている。
スタッド部分の拡大図を第６図に示す。
同図において、１８は金属のチップキャリヤー２０はセ
ラミック基盤、１９はチップ、２１はチャフ上のポンデ
ィングパッド、２３は本発明のスタッド、２２はボンデ
ィングワイヤーである。
ラミック基盤、１９はチップ、２１はチャフ上のポンデ
ィングパッド、２３は本発明のスタッド、２２はボンデ
ィングワイヤーである。
第１の実施例でしめしたように、このスタッド部分とボ
ンディングワイヤーとの距離はほぼ一定となりその距離
を適当に選ぶことによりインピーダンスを５０Ωにちか
ずけることができる。
ンディングワイヤーとの距離はほぼ一定となりその距離
を適当に選ぶことによりインピーダンスを５０Ωにちか
ずけることができる。
以上説明したように本発明は、半導体集積回路とステッ
チとの間にアイランドに接続した導体のスタッドを有し
スタッドの高さがチップより高くかつ上部が円弧の形状
を有することにより、チップとパッケージのステッチ間
に生じるインピーダンスの不整合をなくすことができる
効果がある。
チとの間にアイランドに接続した導体のスタッドを有し
スタッドの高さがチップより高くかつ上部が円弧の形状
を有することにより、チップとパッケージのステッチ間
に生じるインピーダンスの不整合をなくすことができる
効果がある。
また、ホンディングワイヤーのアイランドの距離を変え
ることにより整合をとるための任意のインピーダンスを
設定できる効果がある。
ることにより整合をとるための任意のインピーダンスを
設定できる効果がある。
整合がとれたことによりその出力波形は立ち上がり、た
ち下がり特性の速い良好な波形となる。
ち下がり特性の速い良好な波形となる。
第１図は本発明の第１の実施例の平面図、第２図は第１
図の点線でしめした部分を拡大した断面図、第３図はグ
ランドからその中心までの距離がＨでその直径がｄのワ
イヤーのインピーダンスを示すための説明図、第４図は
第３図の形状のワイヤーのインピーダンスを計算した結
果のグラフ、第５図Ａ、Ｂは本発明の第２の実施例の平
面図とａ−ａ’の断面図、第６図は第２の実施例のスタ
ッド部分と断面図の拡大図、第７図はＥＣＬ回路の出力
バッファーの出力部の理想状態の等価回路、第８図は第
７図の等価回路の時の出力波形、第９図Ａ、Ｂは従来の
パッケージのチップ近傍のインピーダンスをＴＤＲにて
実測した結果とそのパターンを示したもの、第１０図は
第９図の測定結果をもとにした等価回路、第１１図は第
１０図の等価回路で得られる出力波形、第１２図は従来
のＩＣパッケージの平面図、第１３図は従来のパッケー
ジのステッチ近傍を拡大した断面図である。 １・・・・・・ＩＣチップ、２．２−ａ、２−ｂ・・・
・・パッド、３・・・・・・ステッチ、４・・・・・・
リード、５・・・・・・本発明のスタッド、６・・・・
・・ＩＣチップ、γ・・・・・・誘電体（アルミナ）、
８・・・・・・マイクロストリップライン、９・・・・
・・アイランド、１０・・・・・・ボンティングパッド
、１１・・・・・・ボンディングワイヤー １２・・・
・・・金属スタッド、１３・・・・・金属のチップキャ
リアー、１４・・・・セラミック基盤、１５・・・・・
・セラミック基盤上の５０Ωストリップライン、１６・
・・・・チップ、１７・・・・・・本発明のスタッド、
１８・旧・金属チップキャリア、１９・・・・・・チッ
プ、２０・・・・・・セラミック１１．２１・・・・・
・ポンディングパッド、２２・・・・・・ボンディング
ワイヤー ２３・・・・・・本発明によるスタッド、２
４・・・・・・ＥＣＬの出力バッファー、２５・・・・
・・終端抵抗、２６・・・・・・ノード、２７・・・・
・・０８Ｍコネクターとの接続による不整合部、２８・
・・・・・整合がとれた部分、２９・・・・・・ボンデ
ィングワイヤ一部の不整合部、３０・・・・・・整合が
とれた５０Ωのマイクロストリップライン、３１・・・
・・・ポンディングパッド、３２・・・・・・チップ、
３３・・団・ボンディングワイヤー ３４・・・・・・
ＥＣＬの出力バッファ−３５・・・・・・７５Ωの線路
、３６・・・・・・５０Ωの線路、３７・・・・・・ノ
ード、３８・・・・・・終端抵抗、３９・・・・・・チ
ップ゛、４０・・・・・・ポンディングパッド、４１・
・・・・・ボンディングワイヤー、４２・・・・・・ス
テッチ、４３・・・・・・リード、４４・・・・・・ア
イランド、４５・・・・・・チップ、４６・・・・・・
ポンディングパッド、４７・・・・・・ステッチ、４８
・・・・・・ボンディングワイヤー ４９・・・・・・
従来のパッケージの不整合部。 代理人 弁理士 内 原 晋 ２ト・−バ・アト 箒 母 ２・・・ ｒｃ −ｆ’ッフ。 ７・・・ 隈μ故林Ｃ１ルミナ） ｌ、・ マＡ７ｐスＬソッブヲィシ ７・・・ ７４ジ シ ド ／２・−全瀉フク・／ド′ 第 図 峯 図 羊 図 ２２・°＋レデレ〉グフメセー ２３・・椅叩１つよる ズ７ット 弗 図 第 ？ 肥 （ＢＩ 弗 り 回 箒 グ／ 記 ４１、ボ５テシブ７Ａヤー ｊＩｚ・・・ステッチ デζ３−−・ソート′− ４４゜ アイラシト′
図の点線でしめした部分を拡大した断面図、第３図はグ
ランドからその中心までの距離がＨでその直径がｄのワ
イヤーのインピーダンスを示すための説明図、第４図は
第３図の形状のワイヤーのインピーダンスを計算した結
果のグラフ、第５図Ａ、Ｂは本発明の第２の実施例の平
面図とａ−ａ’の断面図、第６図は第２の実施例のスタ
ッド部分と断面図の拡大図、第７図はＥＣＬ回路の出力
バッファーの出力部の理想状態の等価回路、第８図は第
７図の等価回路の時の出力波形、第９図Ａ、Ｂは従来の
パッケージのチップ近傍のインピーダンスをＴＤＲにて
実測した結果とそのパターンを示したもの、第１０図は
第９図の測定結果をもとにした等価回路、第１１図は第
１０図の等価回路で得られる出力波形、第１２図は従来
のＩＣパッケージの平面図、第１３図は従来のパッケー
ジのステッチ近傍を拡大した断面図である。 １・・・・・・ＩＣチップ、２．２−ａ、２−ｂ・・・
・・パッド、３・・・・・・ステッチ、４・・・・・・
リード、５・・・・・・本発明のスタッド、６・・・・
・・ＩＣチップ、γ・・・・・・誘電体（アルミナ）、
８・・・・・・マイクロストリップライン、９・・・・
・・アイランド、１０・・・・・・ボンティングパッド
、１１・・・・・・ボンディングワイヤー １２・・・
・・・金属スタッド、１３・・・・・金属のチップキャ
リアー、１４・・・・セラミック基盤、１５・・・・・
・セラミック基盤上の５０Ωストリップライン、１６・
・・・・チップ、１７・・・・・・本発明のスタッド、
１８・旧・金属チップキャリア、１９・・・・・・チッ
プ、２０・・・・・・セラミック１１．２１・・・・・
・ポンディングパッド、２２・・・・・・ボンディング
ワイヤー ２３・・・・・・本発明によるスタッド、２
４・・・・・・ＥＣＬの出力バッファー、２５・・・・
・・終端抵抗、２６・・・・・・ノード、２７・・・・
・・０８Ｍコネクターとの接続による不整合部、２８・
・・・・・整合がとれた部分、２９・・・・・・ボンデ
ィングワイヤ一部の不整合部、３０・・・・・・整合が
とれた５０Ωのマイクロストリップライン、３１・・・
・・・ポンディングパッド、３２・・・・・・チップ、
３３・・団・ボンディングワイヤー ３４・・・・・・
ＥＣＬの出力バッファ−３５・・・・・・７５Ωの線路
、３６・・・・・・５０Ωの線路、３７・・・・・・ノ
ード、３８・・・・・・終端抵抗、３９・・・・・・チ
ップ゛、４０・・・・・・ポンディングパッド、４１・
・・・・・ボンディングワイヤー、４２・・・・・・ス
テッチ、４３・・・・・・リード、４４・・・・・・ア
イランド、４５・・・・・・チップ、４６・・・・・・
ポンディングパッド、４７・・・・・・ステッチ、４８
・・・・・・ボンディングワイヤー ４９・・・・・・
従来のパッケージの不整合部。 代理人 弁理士 内 原 晋 ２ト・−バ・アト 箒 母 ２・・・ ｒｃ −ｆ’ッフ。 ７・・・ 隈μ故林Ｃ１ルミナ） ｌ、・ マＡ７ｐスＬソッブヲィシ ７・・・ ７４ジ シ ド ／２・−全瀉フク・／ド′ 第 図 峯 図 羊 図 ２２・°＋レデレ〉グフメセー ２３・・椅叩１つよる ズ７ット 弗 図 第 ？ 肥 （ＢＩ 弗 り 回 箒 グ／ 記 ４１、ボ５テシブ７Ａヤー ｊＩｚ・・・ステッチ デζ３−−・ソート′− ４４゜ アイラシト′
Claims (1)
- 半導体集積回路を搭載するためのＩＣパッケージにお
いて、半導体集積回路とステッチとの間にアイランドに
接続した導体のスタッドを有しスタッドの高さがチップ
より高くかつ上部が円弧の形状を有することを特徴とす
るＩＣパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131806A JPH0426145A (ja) | 1990-05-22 | 1990-05-22 | Ｉｃパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131806A JPH0426145A (ja) | 1990-05-22 | 1990-05-22 | Ｉｃパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0426145A true JPH0426145A (ja) | 1992-01-29 |
Family
ID=15066550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2131806A Pending JPH0426145A (ja) | 1990-05-22 | 1990-05-22 | Ｉｃパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0426145A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019449A (ja) * | 2003-06-23 | 2005-01-20 | Kyocera Corp | 半導体装置 |
| JP2006295393A (ja) * | 2005-04-07 | 2006-10-26 | Mitsubishi Electric Corp | 高周波回路 |
| JP2011243643A (ja) * | 2010-05-14 | 2011-12-01 | Mitsubishi Electric Corp | 内部整合型トランジスタ |
-
1990
- 1990-05-22 JP JP2131806A patent/JPH0426145A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019449A (ja) * | 2003-06-23 | 2005-01-20 | Kyocera Corp | 半導体装置 |
| JP2006295393A (ja) * | 2005-04-07 | 2006-10-26 | Mitsubishi Electric Corp | 高周波回路 |
| JP2011243643A (ja) * | 2010-05-14 | 2011-12-01 | Mitsubishi Electric Corp | 内部整合型トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8232641B2 (en) | Wiring substrate and semiconductor device having connection pads formed in non-solder mask defined structure | |
| US11424196B2 (en) | Matching circuit for integrated circuit die | |
| US8410618B2 (en) | Microelectronic assembly with joined bond elements having lowered inductance | |
| US6388456B1 (en) | Probe card and manufactoring method therefor | |
| EP1675178A2 (en) | Connection arrangement for micro lead frame plastic packages | |
| JPH08222657A (ja) | 半導体集積回路装置 | |
| US7414300B2 (en) | Molded semiconductor package | |
| US5140407A (en) | Semiconductor integrated circuit devices | |
| US20030116831A1 (en) | Impedance compensation for curcuit board breakout region | |
| JPH0426145A (ja) | Ｉｃパッケージ | |
| US5616954A (en) | Flat package for semiconductor IC | |
| US20060141958A1 (en) | Non-resonant antennas embedded in wireless peripherals | |
| JP2001352000A (ja) | インターポーザを使用した高周波用半導体装置 | |
| JP3457599B2 (ja) | 半導体装置 | |
| CN220235348U (zh) | 量子芯片的封装结构 | |
| JP2637975B2 (ja) | 半導体装置用パツケージ | |
| JPH01143502A (ja) | マイクロ波集積回路 | |
| US6646343B1 (en) | Matched impedance bonding technique in high-speed integrated circuits | |
| JPH0936617A (ja) | 高周波モジュール | |
| JPH01125959A (ja) | 高周波用パッケージ | |
| JPH01132150A (ja) | 半導体チップのキャリア基板 | |
| JPH071844Y2 (ja) | 集積回路パツケ−ジ | |
| JPS61234057A (ja) | Ｉｃパツケ−ジ | |
| JPH07114217B2 (ja) | テープキャリア方式の半導体装置 | |
| JPH088268B2 (ja) | 半導体装置 |