JPH04256337A - 半導体チップの製造方法 - Google Patents
半導体チップの製造方法Info
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体チップの製造方法
に関する。半導体素子はシリコン（Ｓｉ）で代表される
単体半導体またはガリウム砒素（ＧａＡｓ）やインジウ
ム燐（ＩｎＰ） で代表される化合物半導体よりなる単
結晶基板を用いて作られている。
に関する。半導体素子はシリコン（Ｓｉ）で代表される
単体半導体またはガリウム砒素（ＧａＡｓ）やインジウ
ム燐（ＩｎＰ） で代表される化合物半導体よりなる単
結晶基板を用いて作られている。
【０００２】こゝで、ＩＣやＬＳＩ などの集積回路は
大部分が厚さが約５００ μｍ のＳｉ基板を用いて作
られているが、大容量のものでも半導体素子の大きさは
１０ｍｍ角程度に過ぎず、一方、これらの素子を形成す
るＳｉ基板（ 以下略してウエハ） の径は量産化が進
むに従って増大し、現在６インチ（１５２ ｍｍ） 径
のものが使用されており、一部では８インチ径のものも
使用されている。
大部分が厚さが約５００ μｍ のＳｉ基板を用いて作
られているが、大容量のものでも半導体素子の大きさは
１０ｍｍ角程度に過ぎず、一方、これらの素子を形成す
るＳｉ基板（ 以下略してウエハ） の径は量産化が進
むに従って増大し、現在６インチ（１５２ ｍｍ） 径
のものが使用されており、一部では８インチ径のものも
使用されている。
【０００３】そして、半導体素子の形成に当たっては薄
膜形成技術，写真蝕刻技術（フォトリソグラフィ），不
純物注入技術などを使用し、ウエハ上に多数の素子をマ
トリックス状に形成した後、素子の境界線に沿ってダイ
シングブレードを用いてスクライブすることにより半導
体チップが作られている。
膜形成技術，写真蝕刻技術（フォトリソグラフィ），不
純物注入技術などを使用し、ウエハ上に多数の素子をマ
トリックス状に形成した後、素子の境界線に沿ってダイ
シングブレードを用いてスクライブすることにより半導
体チップが作られている。
【０００４】
【従来の技術】多数の素子形成の終わったウエハをチッ
プに分離するに当たってはウエハの裏面に厚さが約１０
０ μｍ の粘着テープを貼った後、真空吸着機能を備
えた台上にウエハを位置決めし、ウエハの粘着テープ面
を真空吸着して固定した状態でダイヤモンドが埋め込ま
れているダイシングブレードを高速回転させ、素子の境
界線に沿ってスクライブすることで分離している。
プに分離するに当たってはウエハの裏面に厚さが約１０
０ μｍ の粘着テープを貼った後、真空吸着機能を備
えた台上にウエハを位置決めし、ウエハの粘着テープ面
を真空吸着して固定した状態でダイヤモンドが埋め込ま
れているダイシングブレードを高速回転させ、素子の境
界線に沿ってスクライブすることで分離している。
【０００５】そして、分離後はエアーピンセットを用い
てチップのデバイス形成面を真空吸着し、別に設けてあ
るトレイに配列する工程が採られている。こゝで、半導
体装置には一般用と高信頼度用のものとがあり、前者は
樹脂封止法が採られているが、後者はセラミックを使用
したハーメチックシール・パッケージが用いられており
、用途によりチップ裏面の構成が異なっている。
てチップのデバイス形成面を真空吸着し、別に設けてあ
るトレイに配列する工程が採られている。こゝで、半導
体装置には一般用と高信頼度用のものとがあり、前者は
樹脂封止法が採られているが、後者はセラミックを使用
したハーメチックシール・パッケージが用いられており
、用途によりチップ裏面の構成が異なっている。
【０００６】すなわち、一般用のものはＳｉウエハに直
接に粘着テープを接着して真空吸着し、スクライブして
いるが、高信頼度用のものは、セラミック・パッケージ
の予め金（Ａｕ）のメタライズが施されているチップ搭
載面への接合を良くするためにウエハの裏面に真空蒸着
法やスパッタ法を用いてチタン／金（Ｔｉ／Ａｕ），チ
タン／ニッケル／銀（Ｔｉ／Ｎｉ／Ａｇ） 或いはＡｕ
などの金属薄膜が形成されている。
接に粘着テープを接着して真空吸着し、スクライブして
いるが、高信頼度用のものは、セラミック・パッケージ
の予め金（Ａｕ）のメタライズが施されているチップ搭
載面への接合を良くするためにウエハの裏面に真空蒸着
法やスパッタ法を用いてチタン／金（Ｔｉ／Ａｕ），チ
タン／ニッケル／銀（Ｔｉ／Ｎｉ／Ａｇ） 或いはＡｕ
などの金属薄膜が形成されている。
【０００７】こゝで、ウエハのスクライブは機械的に行
われているために多少なりともバリ（Ｂｕｒｒ）の発生
は避けられないが、高信頼度用のチップには図２（Ａ）
に示すようにバリ１，欠け２以外に金属薄膜のクラック
３が発生しており、外観が悪いだけでなく、信頼性を著
しく低下させている。
われているために多少なりともバリ（Ｂｕｒｒ）の発生
は避けられないが、高信頼度用のチップには図２（Ａ）
に示すようにバリ１，欠け２以外に金属薄膜のクラック
３が発生しており、外観が悪いだけでなく、信頼性を著
しく低下させている。
【０００８】すなわち、一般用の場合、チップの装着に
はＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉ
ｎｇ） 方式が採られる場合が多いが、樹脂モールドに
当たってバリ部分の欠けによりリード間の短絡を生ずる
危険性がある。
はＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉ
ｎｇ） 方式が採られる場合が多いが、樹脂モールドに
当たってバリ部分の欠けによりリード間の短絡を生ずる
危険性がある。
【０００９】また、高信頼度用のチップについても、ク
ラック発生部分が剥離するとこれによる短絡の危険性が
ある。これらのことから、個々のチップについて外観検
査が必要になっている。
ラック発生部分が剥離するとこれによる短絡の危険性が
ある。これらのことから、個々のチップについて外観検
査が必要になっている。
【００１０】そこで、ＴＡＢ品についてはリードフレー
ムのリードをチップの周辺にパターン形成されているボ
ンディングパッドにリードボンダを用いて加熱圧着を行
った後、エアーピンセットの先端金属などを用いてチッ
プ裏面の周辺をグラインド（Ｇｒｉｎｄ） することに
よりバリの除去を行っていた。
ムのリードをチップの周辺にパターン形成されているボ
ンディングパッドにリードボンダを用いて加熱圧着を行
った後、エアーピンセットの先端金属などを用いてチッ
プ裏面の周辺をグラインド（Ｇｒｉｎｄ） することに
よりバリの除去を行っていた。
【００１１】然し、リードは厚さが３５μｍ 程度と薄
いために、この操作によってリードが変形し易く、信頼
性に問題があり、またデバイスの形成が行われているチ
ップ表面の保護がこの操作に対し不充分なことも問題で
あった。
いために、この操作によってリードが変形し易く、信頼
性に問題があり、またデバイスの形成が行われているチ
ップ表面の保護がこの操作に対し不充分なことも問題で
あった。
【００１２】
【発明が解決しようとする課題】集積回路素子の形成が
終わったウエハは素子の境界線に沿ってスクライブし、
チップに分離しているが、このチップの周囲にはバリや
クラックなどが存在して信頼性を低下させている。
終わったウエハは素子の境界線に沿ってスクライブし、
チップに分離しているが、このチップの周囲にはバリや
クラックなどが存在して信頼性を低下させている。
【００１３】そこで、チップ装着に先立ってバリ取りを
行う必要があり、その方法の実用化が課題である。
行う必要があり、その方法の実用化が課題である。
【００１４】
【課題を解決するための手段】上記の課題はマトリック
ス状に多数の半導体素子を形成してある半導体ウエハの
裏面に粘着テープを貼付し、このテープ接着面を真空吸
着しながら前記半導体素子の境界に沿ってダイシングを
行い、複数のチップに分割したる後、個々のチップを周
辺の枠体部より吸着面（５）が凹んで形成されており、
チップを真空吸着した場合に、チップの一部が挿入して
固定される四角錐状のホルダを用い、真空吸着しながら
裏面のバリを除去することを特徴として半導体チップの
製造方法を構成することにより解決することができる。
ス状に多数の半導体素子を形成してある半導体ウエハの
裏面に粘着テープを貼付し、このテープ接着面を真空吸
着しながら前記半導体素子の境界に沿ってダイシングを
行い、複数のチップに分割したる後、個々のチップを周
辺の枠体部より吸着面（５）が凹んで形成されており、
チップを真空吸着した場合に、チップの一部が挿入して
固定される四角錐状のホルダを用い、真空吸着しながら
裏面のバリを除去することを特徴として半導体チップの
製造方法を構成することにより解決することができる。
【００１５】
【作用】真空吸着機能を備えた台の上に粘着テープを貼
ったウエハを位置決めし、スクライブを行ってチップに
分離した後、従来はエアーピンセットを用いて個々のチ
ップを真空吸着し、これをトレイにまで運んで整列して
いるが、本発明はこのエアーピンセットの代わりに真空
吸着機能を備えた四角錐状のホルダを用い、これでチッ
プを真空吸着した状態で小型グラインダを用いてバリの
除去を行うものである。
ったウエハを位置決めし、スクライブを行ってチップに
分離した後、従来はエアーピンセットを用いて個々のチ
ップを真空吸着し、これをトレイにまで運んで整列して
いるが、本発明はこのエアーピンセットの代わりに真空
吸着機能を備えた四角錐状のホルダを用い、これでチッ
プを真空吸着した状態で小型グラインダを用いてバリの
除去を行うものである。
【００１６】図１は本発明に係る四角錐状のホルダとチ
ップのバリ除去法を示す断面図である。すなわち、ホル
ダ４は四角錐状をし、チップ吸着面５は角状をした周辺
の枠体部６より凹んで形成されており、チップ７を真空
吸着した場合にチップ７の一部がホルダ４に入り固定す
るよう形成されている。
ップのバリ除去法を示す断面図である。すなわち、ホル
ダ４は四角錐状をし、チップ吸着面５は角状をした周辺
の枠体部６より凹んで形成されており、チップ７を真空
吸着した場合にチップ７の一部がホルダ４に入り固定す
るよう形成されている。
【００１７】本発明はこの状態で圧気をチップ面に送り
ながら小型のグラインダ８を用い、同図に示すようにチ
ップ裏面の角９をグラインドすることによりバリの除去
を行うものである。
ながら小型のグラインダ８を用い、同図に示すようにチ
ップ裏面の角９をグラインドすることによりバリの除去
を行うものである。
【００１８】図２（Ｂ）はバリ取り後のチップ裏面の状
態を示している。このようにバリ取りを行った後は従来
のようにトレイに並べ、次のボンディング工程に回され
る。
態を示している。このようにバリ取りを行った後は従来
のようにトレイに並べ、次のボンディング工程に回され
る。
【００１９】
【実施例】径６インチのＳｉウエハを用い、大きさが１
０ｍｍ角のＬＳＩ 素子を形成し、裏面にはスパッタ法
によりＴｉとＡｕを１０００Åと２０００Åの二層より
なる金属薄膜を形成した。
０ｍｍ角のＬＳＩ 素子を形成し、裏面にはスパッタ法
によりＴｉとＡｕを１０００Åと２０００Åの二層より
なる金属薄膜を形成した。
【００２０】そして、素子の境界線に沿ってダイシング
ブレードを用いてスクライブすることにより多数のチッ
プに分離した。次に、粘着テープの下から突き上げ治具
を用い、順々にチップを突き上げながら、図１に示すホ
ルダ４を用い、チップ７を枠体部６の中に入るように位
置決めしながら真空吸着した。
ブレードを用いてスクライブすることにより多数のチッ
プに分離した。次に、粘着テープの下から突き上げ治具
を用い、順々にチップを突き上げながら、図１に示すホ
ルダ４を用い、チップ７を枠体部６の中に入るように位
置決めしながら真空吸着した。
【００２１】こゝで、厚さが５００ μｍ のチップ７
は約半分が枠体部６より出ており、上面には金属薄膜１
０があるが、この面には図２（Ａ）に示すように多数の
バリ１とクラック３が存在していた。
は約半分が枠体部６より出ており、上面には金属薄膜１
０があるが、この面には図２（Ａ）に示すように多数の
バリ１とクラック３が存在していた。
【００２２】次に、小型のグラインダ８を用いチップ裏
面の角９に沿って斜めに約３０μｍ の削り幅１１でグ
ラインドすることによりバリ１とクラック３を除去し、
このような処理後にチップ７をトレイに配列した。
面の角９に沿って斜めに約３０μｍ の削り幅１１でグ
ラインドすることによりバリ１とクラック３を除去し、
このような処理後にチップ７をトレイに配列した。
【００２３】
【発明の効果】以上記したように本発明の実施によりチ
ップの品質が向上し、また外観不良を無くすることがで
きた。
ップの品質が向上し、また外観不良を無くすることがで
きた。
【図１】本発明に係るホルダとチップのバリ除去法を示
す断面図である。
す断面図である。
【図２】チップ裏面の平面図、（Ａ）はバリ取り前，（
Ｂ）はバリ取り後である。
Ｂ）はバリ取り後である。
１ バリ
２ 欠け
３ クラック
４ ホルダ
６ 枠体部
７ チップ
８ グラインダ
９ 角
１０ 金属薄膜
Claims (2)
- 【請求項１】 マトリックス状に多数の半導体素子を
形成してある半導体ウエハの裏面に粘着テープを貼付し
、該テープ接着面を真空吸着しながら前記半導体素子の
境界に沿ってダイシングを行い、複数のチップに分割し
たる後に個々のチップ（７）を、周辺の枠体部（６）よ
り吸着面（５）が凹んで形成されており、チップ（７）
を真空吸着した場合に、該チップ（７）の一部が挿入し
て固定される四角錐状のホルダ（４）を用い、真空吸着
しながら裏面のバリを除去することを特徴とする半導体
チップの製造方法。 - 【請求項２】 前項記載のバリの除去を小型のグライ
ンダを用いて行うことを特徴とする請求項１記載の半導
体チップの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1731891A JP2890855B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体チップの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1731891A JP2890855B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体チップの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04256337A true JPH04256337A (ja) | 1992-09-11 |
| JP2890855B2 JP2890855B2 (ja) | 1999-05-17 |
Family
ID=11940676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1731891A Expired - Fee Related JP2890855B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体チップの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2890855B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114999958A (zh) * | 2022-05-27 | 2022-09-02 | 颀中科技（苏州）有限公司 | 用于去除卷带芯片的芯片剔除装置 |
-
1991
- 1991-02-08 JP JP1731891A patent/JP2890855B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114999958A (zh) * | 2022-05-27 | 2022-09-02 | 颀中科技（苏州）有限公司 | 用于去除卷带芯片的芯片剔除装置 |
| CN114999958B (zh) * | 2022-05-27 | 2024-05-03 | 颀中科技（苏州）有限公司 | 用于去除卷带芯片的芯片剔除装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2890855B2 (ja) | 1999-05-17 |
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