JPH0425254A - ループ状伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 従来の技術 近年、マイクロプロセッサの利用により自動機械が高機
能化され、それに伴い数百にも及ぶセンサ、アクチュエ
ータなどが付設されることもめずらしくなくなっている
。

本出願人は上記に鑑み、特開昭６３−２０９３６号とし
て、複数のループ状子局に対して高速データ伝送を行な
うことができるデータ伝送装置を出願している。

この先行技術は、第１４図ないし第１６図に示すように
アドレス一致検出記憶回路（ａ）によって、予め設定さ
れたアドレスと伝送信号（第１６図（ｂ））内のアドレ
ス情報との一致を検出することにより、伝送信号のデー
タ情報を並列直列変換器（Ｃ１によって並列入力データ
から変換される直列データ（第１６図（ｅ））と置換え
るもので、伝送信号内のデータ情報の置換えを受信途中
で行ない高速で再送信することができるものである。

一方、第１７図に従来のサイクリック伝送装置の動作説
明図を示す。図において、ｉｈｌは子局、Ｉｇ＋は親局
である。

従来の子局（ｈｌでは入出力を同時に行なうことができ
ない為まず入力であることを示す情報ビットを入力／出
力情報ピットセレクタ（ｉｌで伝送信号内に設けて全子
局１ｈｌに対し、アドレス（ｅｌを順に変えていきなが
らスキャニングして全入力信号を取り込み、次に情報ビ
ットを出力モードに切換えてアドレスを順に変えていく
ことにより各子局ｆｈｌに出力するといったものである
。尚、同図では一般的な実施手段としてＣＰ　Ｕ　ｆｄ
ｌを用いてアドレスｔｅｌのスキャニング、データ（ｆ
ｌの入出力制御を行なった例を示している。

発明が解決しようとする課題 しかしながら上記先行技術のサイクリック方式では、子
局が入出力面等といった動作ができないためすべての子
局に入出力動作をさせるのに多くの時間を要している。

課題を解決するための手段 上記課題を解決する為に本発明は、親局と複数個の子局
からなるループ状伝送装置において、親局から子局に送
信される伝送信号がアドレス情報とデータ情報とを備え
る一方、子局がアドレス情報のアクセスアドレスと設定
アドレスとが一致するときアドレス一致信号を出力する
アクセスアドレス受信用のアドレス一致検出記憶回路と
、受信信号中のデータ情報を並列信号に変換するデータ
部直列・並列変換器と、アドレス一致時に前記並列信号
をラッチする出力ラッチ回路とを備え、親局が２ポート
ＲＡＭと、送信用並列・直列変換器と、受信用直列・並
列変換器と、アドレスカウンターと、サイクリック制御
器とを備えたことを特徴とする。

作　　　用 この構成により、入出力が同時にアクセスできるため、
サイクリック伝送により２ポートＲＡＭの内容と子局の
入出力状態を短時間に同じにできる。

実　　施　　例 第１の実施例 本発明の第１の実施例を第１図ないし第６図を用いて説
明する。第１図において、２は（特願昭６１−１６５８
３０号参照）で、入出力動作を同時に行なうことができ
るものである。１はサイクリック伝送を行なう親局を示
したもので、ＣＰＵ３とのデータのやりとりは２ボ一ト
ＲＡＭ４を介してなされる。又第２図の伝送フォーマッ
トを持つ伝送信号のう゛ちアドレス情報はアドレスカウ
ンター５で発生され、１つの伝送信号を送るたびにアド
レスインクリメントパルスａによりアドレスがカウント
される。８はサイクリックタイミング制御器であり、こ
こから送信に必要な送信キャリア信号ｂ、又受信時の受
信キャリア信号Ｃ１アドレスインクリメントパルスａ１
２ボートＲＡＭ４のデータの読み込み信号ｄ、同じく書
き込み信号ｅを発生する。６はアドレスバス、データバ
スの内容を並列・直列変換するもので同期情報をつけて
子局２へ送信する。７は子局２から返って来た伝送信号
を受信して直列・並列変換してアドレスバス、データバ
スとに受信アドレス及び受信データを発生させる。

以上のようにして構成されたループ状サイクリック伝送
装置について次にその動作説明を第２図〜第６図に基き
行なう。

まず伝送フォーマットは第２図に示すように同期情報、
アドレス情報、データ情報からなるものとし、具体例と
して第３図に示すようにアドレス情報として０データ情
報として（Ａ）を送信するものとする。第５図、第６図
はその情報の流れを示したものである。なお、同期情報
は省略して説明する。

まず第１図のアドレスカウンター５からアドレスａを出
力すると同時にサイクリックタイミング発生器８から２
ポートＲＡＭ４に対する読み込みパルスｄを出力して２
ポートＲＡＭ４のアドレス０番地のデータ（Ａ）をデー
タバス上に発生させ直列・並列変換器６にて第３図（１
）のような伝送信号を送信するとする。

この後アドレスが一致しない子局２は素通りするからア
ドレス０を持った子局２にてデータ（Ａ）を出力すると
同時にデータ情報を（Ｂ）に置き変えて親局１に返し、
親局ｌではアドレスバス、データバスを通して２ポート
ＲＡＭ４のアドレス０番地にデータ（Ｂ）を格納する。

次にアドレスカウンター５はアドレス数を１つふやした
アドレス数１を発生し同様にして第４図のような伝送信
号を得、第６図の様に親局１にはデータＤが通り２ポー
トＲＡＭ４に格納されるのである。

第２の実施例 同じく第１図にて２ボー１−ＲＡＭ４に電源投入時等に
て、クリア信号を与えることにより、２ボ一トＲＡＭＪ
内の全クリップフロップが０にリセットされた後にサイ
クリック動作を開始することにより全子局２に対しデー
タ０を送信するので全子局２の出力リセットが自動的に
なされることになる。

なお２ポートＲＡＭ４の内容をクリアする為に上記では
フリップフロップのリセット回路を設けたが、第７図の
ように１回目のサイクリック動作問ゲート１０を設けて
送信を禁止しその間データバス１１の内容を固定したま
まアドレスカウンタ５によりアドレス情報１１をデータ
バスプルダウン回路１３にて０にした状態で全子局アド
レス相生分度化させることにより２ポートＲＡＭ４の内
容をクリアしてもよい。なおここで第７図中の信号ｆは
２ポートＲＡＭ４をクリア中、送信をオフする為のゲー
ト信号である。

第３の実施例 第８図に第３の発明の実施例のタイミングチャートを示
す。図において示すように次の受信信号（Ｃ）が返って
くる前に一定同期の起動ノくルスｌａｌにて次の送信信
号（ｂｌを発生することにより、子局２の高速アクセス
が可能となる。

第４の実施例 第９図に第４の発明の実施例のタイミングチャートを示
す。図において送信信号１ｄｌは受信信号ｔｅｌの受信
完了Ａを起動として次のアドレスを送信するようにして
いる為に受信信号のアドレス情報・データ情報を確認し
異常があれば再度同一アドレス情報とデータ情報を次の
送信で送ることができる。

第５の実施例 第１０図に本実施例の子局構成を、第１１図にその伝送
フォーマットを示す。

第１０図において、１４は伝送フォーマット（第１１図
）中の制御コードを検出する回路であり、このコードが
出力禁止コードであればゲート１５により出力をＯＦＦ
にしておくものである。

よって親局１の第１図中に一定時間送信する制御コード
を出力禁止コードにする制御コード設定器１６を設ける
ことにより容易に子局２の出力制御が可能となる。

第６の実施例 第１２図に第６の発明の一実施例のサイクリック動作を
示す。尚伝送フォーマットは第１１図と同じであり、子
局２の入力動作／出力動作を制御する情報ビットを制御
コードと名付けている。

第１２図において、同期情報を１、アドレス情報を３、
制御コードが０のときは入力のみ、１の時は入出力を行
なうものとする。又、ＣＰＵ３からは第１フレームを送
信中にアドレス２に対する子局２への出力があったもの
とすると、この送信信号の送信完了後ＣＰＵ３からのア
クセス情報を第１０図の出力挿入回路１７にて強制的に
割り込ませる。アドレス２の子局２はＥなる出力データ
を出力し、Ｆなる入力データに入れ換えている。

なお書き込みパルス記憶信号は第２フレームの信号の送
信完了後リセットされ、第３フレームから次の伝送信号
が送信される。又、本実施例において第２フレーム以外
は出力は行なっていないので、送信信号中のデータ情報
は不定としている。又第１図の１７は上述においてＣＰ
Ｕ３からの出力信号をサイクリック伝送中に強制的に割
り込ませる出力挿入回路である。

なお、本実施例において制御コードをアドレス情報の後
ろに配置したが、アドレス情報の前でもデータ情報の後
ろにおいても同様な効果が得られる。又、第３フレーム
には第１フレームの続きの伝送信号としたが、第２フレ
ームにて入れかわってしまい、第３フレームは１つ飛ば
した（アドレス情報は５）値でもよい。

第７の実施例 第１３図は本実施例の子局（特願昭６２−３４６号参照
）であり、伝送フォーマットとして第１１図の信号を第
１２図のように伝送することにより、第１２図における
制御コードが１になっている場合、その時のアドレスの
子局は入力パルス０、出力パルスｍを出力する為、出力
パルスの有無を制御することにより、シーケンシャルな
出力パルスが必要な周辺ＬＳＩが利用できる。

第８の実施例 上記伝送フォーマットのデータ情報の後に確認用ビット
を設け、確実に出カッくルスがでたことを確認したこと
を親局に送り、親局にては、この確認ビットがないと再
度再送するといった手段を講じることにより、確実に出
カッくルスがでたことが確認できる。

発明の効果 第１の発明では、入出力が同時にアクセスできる子局構
成の為、サイクリック伝送により２ポートＲＡ　Ｍの内
容と子局の入出力状態を短時間番こ同じにできる。

第２の発明では、２ポートＲＡＭをクリアする手段によ
り、不安定な出力信号を子局がだすことを禁止すること
ができる。

第３の発明では、次の受信信号の完了を待ｔコずにたれ
流し時に伝送信号を送信する為、全子局へのアクセス時
間が短くて済む。

第４の発明では、次の受信信号の内容を確認して送信す
るため、受信内容が異常であれば再送することができる
。

ｔＪ５の発明では、クリア手段を設けずして不安定な出
力信号を出すことを禁止できる。

第６の発明は、アクセス時間を早くすることができる。

第７の発明によれば、シーケンシャルな出力パルスにて
設定されるＣＰＵ周辺ＬＳＩを利用することができる。

第８の発明によれば、出力パルスが確実に出ているかを
確認することができる。

【図面の簡単な説明】

第１図は本発明の第１．第５．第６の実施例の全体構成
図、第２図は本発明の第１ないし第４の実施例の伝送フ
ォーマットの構成図、第３図及び第４図は伝送フォーマ
ットの具体例の構成図、第５図及び第６図は情報の流れ
を示した図、第７図は本発明の第２の実施例の全体構成
図、第８図は本発明の第３の実施例のタイミングチャー
ト、第９図は本発明の第４の実施例のタイミングチャー
ト、第１０図は本発明の第５の実施例の子局構成図、第
１１図は本発明の第６ないし第８の実施例の伝送フォー
マットの構成図、第１２図は本発明の第６の実施例のサ
イクリック動作図、第１３図は本発明の第７の実施例の
子局構成図、第１４図は従来例の子局構成図、第１５図
はその伝送フォーマットの構成図、第１６図はそのタイ
ミングチャート、第１７図は従来のサイクリック伝送装
置の動作説明図である。 １・・・・・・サイクリック親局、２・・・・・・子局
、４・・・・・・２ポートＲＡＭ、１３・・・・・・デ
ータバスプルダウン回路、１４・・・・・・制御コード
検出器、１６・・・・・・制御コード設定器、１７・・
・・・・出力挿入回路。 代理人の氏名　弁理士　粟野重孝　はか１８第 図 第 図 第 図 第 図 昧 叡

Claims (8)

【特許請求の範囲】
1. （１）親局と複数個の子局からなるループ状伝送装置に
   おいて、親局から子局に送信される伝送信号がアドレス
   情報とデータ情報とを備える一方、子局がアドレス情報
   のアクセスアドレスと設定アドレスとが一致するときア
   ドレス一致信号を出力するアクセスアドレス受信用のア
   ドレス一致検出記憶回路と、受信信号中のデータ情報を
   並列信号に変換するデータ部直列・並列変換器と、アド
   レス一致時に前記並列信号をラッチする出力ラッチ回路
   とを備え、親局が２ポートＲＡＭと、送信用並列・直列
   変換器と、受信用直列並列変換器と、アドレスカウンタ
   ーとサイクリック制御部とを備えたことを特徴とするル
   ープ状伝送装置。
2. （２）２ポートＲＡＭの内容をクリアする手段と、前記
   サイクリック動作により全子局の出力状態をオフにする
   手段とを設けたことを特徴とする請求項１記載のループ
   状伝送装置。
3. （３）次の受信完了前に一定間隔でサイクリック送信を
   行なう手段を設けたことを特徴とする請求項１または２
   記載のループ状伝送装置。
4. （４）１フレームの伝送信号の受信信号を確認した後に
   次の送信を行なう手段を設けたことを特徴とする請求項
   １または２記載のループ状伝送装置。
5. （５）親局が２ポートＲＡＭと、送信用並列・直列変換
   器と、受信用直列・並列変換器と、アドレスカウンター
   と、サイクリック制御器とを備え、サイクリック動作開
   始時からある一定時間あるいはＣＰＵ側からの最初のア
   クセスまでは子局の出力を禁じ、入力のみを行なうよう
   に伝送信号中に子局における入出力を制御する情報ビッ
   トを設けたことを特徴とするループ状伝送装置。
6. （６）親局と複数個の子局からなるループ状伝送装置に
   おいて、親局から子局に送信される伝送信号がアドレス
   情報とデータ情報とを備える一方、子局がアドレス情報
   のアクセスアドレスと設定アドレスとが一致するときア
   ドレス一致信号を出力するアクセスアドレス受信用のア
   ドレス一致検出記憶回路と、受信信号中のデータ情報を
   並列信号に変換するデータ部直列・並列変換器と、アド
   レス一致時に前記並列信号をラッチする出力ラッチ回路
   とを備え、親局が２ポートＲＡＭと、送信用並列・直列
   変換器と、受信用直列・並列変換器と、アドレスカウン
   ターと、サイクリック制御器とを備え、さらに通常サイ
   クリック動作時は入力動作のみを行なって前記２ポート
   ＲＡＭに子局の入力情報のみをたえず更新しておき、Ｃ
   ＰＵからの出力命令時のみ子局にて出力を行なう情報ビ
   ットを設けたことを特徴とするループ状伝送装置。
7. （７）親局と複数個の子局からなるループ状伝送装置に
   おいて、親局が２ポートＲＡＭと、送信用並列・直列変
   換器と、受信用直列・並列変換器と、アドレスカウンタ
   ーと、サイクリック制御器とを備え、子局がアドレス情
   報のアクセスアドレスと設定アドレスとが一致するとき
   アドレス一致信号を出力するアクセスアドレス受信用の
   アドレス一致検出記憶回路と、受信信号中のデータ情報
   を並列信号に変換するデータ部直列・並列変換器と、ア
   ドレス一致時に前記並列信号をラッチする出力ラッチ回
   路とを備え、さらにこの子局に受信した伝送信号中のア
   ドレス情報・データ情報及び書き込みパルス信号、読み
   込みパルス信号を発生する手段を設け、ＣＰＵからのア
   クセス時のみ出力パルスあるいは入力パルスを発生する
   情報ビットを設けたことを特徴とするループ状伝送装置
   。
8. （８）入力パルスあるいは出力パルスを出力したことを
   確認する情報ビットを設けたことを特徴とする請求項７
   記載のループ状伝送装置。