JPH04252317A - Ｃｐｕ使用機器の電源回路 - Google Patents
Ｃｐｕ使用機器の電源回路Info
- Publication number
- JPH04252317A JPH04252317A JP3008695A JP869591A JPH04252317A JP H04252317 A JPH04252317 A JP H04252317A JP 3008695 A JP3008695 A JP 3008695A JP 869591 A JP869591 A JP 869591A JP H04252317 A JPH04252317 A JP H04252317A
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- Japan
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- cpu
- battery
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- reset timer
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- Withdrawn
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- 239000013256 coordination polymer Substances 0.000 claims description 2
- 101100194362 Schizosaccharomyces pombe (strain 972 / ATCC 24843) res1 gene Proteins 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 101100194363 Schizosaccharomyces pombe (strain 972 / ATCC 24843) res2 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
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- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、電池を使用したＣＰＵ
使用機器の電源回路に関する。
使用機器の電源回路に関する。
【０００２】
【従来の技術】ＣＰＵ使用機器ではＣＰＵ内部に設けた
リセットタイマにより暴走を監視して暴走発生時にＣＰ
Ｕにリセットをかけるようにしているのが通常であるが
、この場合ＣＰＵのハードに起因する暴走は防止できな
いという問題があった。そこでこのような暴走を防ぐた
めに、ＩＣからなる外付けのリセットタイマを使用する
場合がある。
リセットタイマにより暴走を監視して暴走発生時にＣＰ
Ｕにリセットをかけるようにしているのが通常であるが
、この場合ＣＰＵのハードに起因する暴走は防止できな
いという問題があった。そこでこのような暴走を防ぐた
めに、ＩＣからなる外付けのリセットタイマを使用する
場合がある。
【０００３】一方電池を電源としているＣＰＵ使用機器
では電池の寿命向上のため、電子部品を限りなく削減し
且つ低消費電流タイプのものを使用している。
では電池の寿命向上のため、電子部品を限りなく削減し
且つ低消費電流タイプのものを使用している。
【０００４】
【発明が解決しようとする課題】しかし、上記リセット
タイマを使用して、常時ＣＰＵの状態を監視するように
した場合、リセットタイマの消費電流が大きいため、電
池寿命が短くなるという問題がある。本発明は、このよ
うな問題点に鑑みて為されたもので、その目的とすると
ころは電池を用いるとともにリセットタイマを使用した
ＣＰＵ使用機器において、電池寿命の向上を図ったＣＰ
Ｕ使用機器の電源回路を提供するにある。
タイマを使用して、常時ＣＰＵの状態を監視するように
した場合、リセットタイマの消費電流が大きいため、電
池寿命が短くなるという問題がある。本発明は、このよ
うな問題点に鑑みて為されたもので、その目的とすると
ころは電池を用いるとともにリセットタイマを使用した
ＣＰＵ使用機器において、電池寿命の向上を図ったＣＰ
Ｕ使用機器の電源回路を提供するにある。
【０００５】
【課題を解決するための手段】本発明は、上述の目的を
達成するために、電池を電源とするとともに、外付けの
暴走防止用のリセットタイマを用いたＣＰＵ使用機器に
おいて、ＣＰＵの処理動作開始時の起動信号でオン駆動
されるとともに、処理動作終了時にＣＰＵから与えられ
る信号でオフする第１のスイッチ回路と、この第１のス
イッチ回路を介して電池から電源が供給されて動作し、
ＣＰＵからの周期的な信号が無くなればＣＰＵのリセッ
ト信号を与える上記リセットタイマと、上記第１のスイ
ッチ回路とＣＰＵの主電源端子との間に挿入に接続され
、上記リセット信号の非出力状態での上記リセットタイ
マからの信号でオン駆動される第２のスイッチ回路とか
ら成る。
達成するために、電池を電源とするとともに、外付けの
暴走防止用のリセットタイマを用いたＣＰＵ使用機器に
おいて、ＣＰＵの処理動作開始時の起動信号でオン駆動
されるとともに、処理動作終了時にＣＰＵから与えられ
る信号でオフする第１のスイッチ回路と、この第１のス
イッチ回路を介して電池から電源が供給されて動作し、
ＣＰＵからの周期的な信号が無くなればＣＰＵのリセッ
ト信号を与える上記リセットタイマと、上記第１のスイ
ッチ回路とＣＰＵの主電源端子との間に挿入に接続され
、上記リセット信号の非出力状態での上記リセットタイ
マからの信号でオン駆動される第２のスイッチ回路とか
ら成る。
【０００６】
【作用】而して、本発明によれば、ＣＰＵの処理動作開
始時の起動信号によって、まず第１のタイマ回路がオン
駆動され、この第１のタイマ回路を通じて電池よりリセ
ットタイマに電源が供給される。この電源供給によりリ
セットタイマが動作してこのリセットタイマからの信号
で第２のタイマ回路がオン駆動され、ＣＰＵの主電源端
子には電池が両タイマ回路を介して接続され、ＣＰＵは
電池からの主電源供給により、処理動作を開始する。
始時の起動信号によって、まず第１のタイマ回路がオン
駆動され、この第１のタイマ回路を通じて電池よりリセ
ットタイマに電源が供給される。この電源供給によりリ
セットタイマが動作してこのリセットタイマからの信号
で第２のタイマ回路がオン駆動され、ＣＰＵの主電源端
子には電池が両タイマ回路を介して接続され、ＣＰＵは
電池からの主電源供給により、処理動作を開始する。
【０００７】ＣＰＵは予め設定された動作プログラムに
沿って処理動作を行い、この処理動作が終了した時点で
第１のスイッチ回路に対してオフ駆動の信号を発生する
。このオフ駆動の信号により第１のスイッチ回路がオフ
すれば、リセットタイマの電源及びＣＰＵの主電源が遮
断され、初期状態に戻ることになる。このようにして、
ＣＰＵの処理動作時にのみリセットタイマが動作するた
め、リセットタイマの消費電流は必要最小限に押さえる
ことができるのである。
沿って処理動作を行い、この処理動作が終了した時点で
第１のスイッチ回路に対してオフ駆動の信号を発生する
。このオフ駆動の信号により第１のスイッチ回路がオフ
すれば、リセットタイマの電源及びＣＰＵの主電源が遮
断され、初期状態に戻ることになる。このようにして、
ＣＰＵの処理動作時にのみリセットタイマが動作するた
め、リセットタイマの消費電流は必要最小限に押さえる
ことができるのである。
【０００８】
【実施例】以下本発明を図１に示す実施例回路により説
明する。図１の回路は、液晶表示器１の表示面に配置し
たタッチパネル２のスイッチＳ１〜Ｓ１２が操作される
と、ＣＰＵ３が起動して処理動作を開始し、データの外
部転送を行うとともに、液晶表示器１の駆動と、、液晶
表示器１のバックライト４の駆動とを行い、スイッチ操
作がない場合や、データ転送が無い場合にはこれら駆動
を停止させるＣＰＵ使用機器を示しており、バックライ
ト４を間欠的に駆動することによってバックライト４の
寿命の向上と、電池５の消費の低減を図っている。６は
バックライト４を駆動するためのインバータＩＣである
。
明する。図１の回路は、液晶表示器１の表示面に配置し
たタッチパネル２のスイッチＳ１〜Ｓ１２が操作される
と、ＣＰＵ３が起動して処理動作を開始し、データの外
部転送を行うとともに、液晶表示器１の駆動と、、液晶
表示器１のバックライト４の駆動とを行い、スイッチ操
作がない場合や、データ転送が無い場合にはこれら駆動
を停止させるＣＰＵ使用機器を示しており、バックライ
ト４を間欠的に駆動することによってバックライト４の
寿命の向上と、電池５の消費の低減を図っている。６は
バックライト４を駆動するためのインバータＩＣである
。
【０００９】一方、ＣＰＵ３は動作処理を行わない状態
では主電源が供給されないように次のような電源回路を
備えている。つまり電池５はトランジスタＱ１からなる
第１のスイッチ回路７と、トランジスタＱ２からなる第
２のスイッチ回路８との直列回路を介してＣＰＵ３の主
電源端子Ｖｄに接続されている。
では主電源が供給されないように次のような電源回路を
備えている。つまり電池５はトランジスタＱ１からなる
第１のスイッチ回路７と、トランジスタＱ２からなる第
２のスイッチ回路８との直列回路を介してＣＰＵ３の主
電源端子Ｖｄに接続されている。
【００１０】またＣＰＵ３の暴走を防止するためのＩＣ
からなる外付けのリセットタイマ（以下リセットタイマ
ＩＣと称する）９の電源端子Ｖｃｃに対して電池５は第
１のスイッチ回路７を介して接続している。第１のスイ
ッチ回路７のトランジスタＱ１のベースはノットゲート
Ｎ１、ダイオードＤ１、ノットゲートＮ２の直列回路を
介してＣＰＵ３の出力ポートＰ１に接続され、また第２
のスイッチ回路８のトンランジタＱ２のベースはリセッ
トタイマＩＣ９のリセット出力端子ＲＥＳ１に接続され
ている。
からなる外付けのリセットタイマ（以下リセットタイマ
ＩＣと称する）９の電源端子Ｖｃｃに対して電池５は第
１のスイッチ回路７を介して接続している。第１のスイ
ッチ回路７のトランジスタＱ１のベースはノットゲート
Ｎ１、ダイオードＤ１、ノットゲートＮ２の直列回路を
介してＣＰＵ３の出力ポートＰ１に接続され、また第２
のスイッチ回路８のトンランジタＱ２のベースはリセッ
トタイマＩＣ９のリセット出力端子ＲＥＳ１に接続され
ている。
【００１１】リセットタイマＩＣ９は、ＣＫ端子をＣＰ
Ｕ３の出力ポートＰ２に接続し、この出力ポートＰ２か
ら出力される周期的な信号を取り込んで、この周期的な
信号を監視し、ＣＰＵ３の暴走で周期的な信号の入力が
停止する等の異常が発生した場合には一定時間後にリセ
ット出力端子ＲＥＳ２を”Ｌ”とし、また上記リセット
出力端子ＲＥＳ１を”Ｌ”から”Ｈ”に反転する。
Ｕ３の出力ポートＰ２に接続し、この出力ポートＰ２か
ら出力される周期的な信号を取り込んで、この周期的な
信号を監視し、ＣＰＵ３の暴走で周期的な信号の入力が
停止する等の異常が発生した場合には一定時間後にリセ
ット出力端子ＲＥＳ２を”Ｌ”とし、また上記リセット
出力端子ＲＥＳ１を”Ｌ”から”Ｈ”に反転する。
【００１２】リセット出力端子ＲＥＳ２はＣＰＵ３のリ
セット端子ＲＳにダイオードＤ２を介して接続している
。而して電池５が接続され、例えば電源スイッチ等の操
作により一定時間幅のＣＰＵ３の”Ｈ”の起動信号がノ
ットゲートＮ２の入力に入ると、このノットゲートＮ２
の出力が”Ｌ”となり、第１のスイッチ回路７のトラン
ジスタＱ１がオン駆動され、トランジスタＱ１を通じて
電池５よりリセットタイマＩＣ９に電源が供給され、リ
セットタイマＩＣ９は動作を開始する。この動作により
リセットタイマＩＣ９はリセット出力端子ＲＥＳ１を”
Ｌ”、リセット出力端子ＲＥＳ２を”Ｈ”する。第２の
スイッチ回路８のトランジスタＱ２はリセット出力端子
ＲＥＳ１を介してベース電流が流れてオン動作し、スイ
ッチ回路７、８を通じてＣＰＵ３に主電源端子Ｖｄに電
池５が接続される。
セット端子ＲＳにダイオードＤ２を介して接続している
。而して電池５が接続され、例えば電源スイッチ等の操
作により一定時間幅のＣＰＵ３の”Ｈ”の起動信号がノ
ットゲートＮ２の入力に入ると、このノットゲートＮ２
の出力が”Ｌ”となり、第１のスイッチ回路７のトラン
ジスタＱ１がオン駆動され、トランジスタＱ１を通じて
電池５よりリセットタイマＩＣ９に電源が供給され、リ
セットタイマＩＣ９は動作を開始する。この動作により
リセットタイマＩＣ９はリセット出力端子ＲＥＳ１を”
Ｌ”、リセット出力端子ＲＥＳ２を”Ｈ”する。第２の
スイッチ回路８のトランジスタＱ２はリセット出力端子
ＲＥＳ１を介してベース電流が流れてオン動作し、スイ
ッチ回路７、８を通じてＣＰＵ３に主電源端子Ｖｄに電
池５が接続される。
【００１３】この電池５接続によりＣＰＵ３には主電源
が供給される。ＣＰＵ３はリセット端子ＲＳに接続して
いるコンデンサＣ１の電圧が所定レベルまで上昇する間
リセット状態となって、そのリセット状態の解除後、プ
ログラムに沿った処理動作に移行する。尚ＣＰＵ３の出
力ポートＰ１は通常”Ｌ”であるため、ノットゲートＮ
１の電源が供給された後、起動信号が無くなってもノッ
トゲートＮ２の出力は”Ｌ”に保たれ、トランジスタＱ
１のオン状態が維持される。
が供給される。ＣＰＵ３はリセット端子ＲＳに接続して
いるコンデンサＣ１の電圧が所定レベルまで上昇する間
リセット状態となって、そのリセット状態の解除後、プ
ログラムに沿った処理動作に移行する。尚ＣＰＵ３の出
力ポートＰ１は通常”Ｌ”であるため、ノットゲートＮ
１の電源が供給された後、起動信号が無くなってもノッ
トゲートＮ２の出力は”Ｌ”に保たれ、トランジスタＱ
１のオン状態が維持される。
【００１４】そして処理動作が終了すると、ＣＰＵ３は
出力ポートＰ１を”Ｌ”から”Ｈ”に切り換える。この
信号によってノットゲートＮ１の出力が”Ｈ”になる。 従ってノットゲートＮ１の出力がオフ駆動の信号として
働いてトンラジスタＱ１をオフする。このオフによりり
電池５からリセットタイマＩＣ９への電源供給が遮断さ
れる。この遮断によりＣＰＵ３への電源供給も止まる。
出力ポートＰ１を”Ｌ”から”Ｈ”に切り換える。この
信号によってノットゲートＮ１の出力が”Ｈ”になる。 従ってノットゲートＮ１の出力がオフ駆動の信号として
働いてトンラジスタＱ１をオフする。このオフによりり
電池５からリセットタイマＩＣ９への電源供給が遮断さ
れる。この遮断によりＣＰＵ３への電源供給も止まる。
【００１５】以上のようにしてＣＰＵ３の動作処理期間
中のみリセットタイマＩＣ９への電源供給が行われ、リ
セットタイマＩＣ９による消費電流が押さえられるので
ある。尚ＣＰＵ３が動作処理を行っていない場合にはＣ
ＰＵ３を低消費電流モードで動作させ、動作処理に入っ
たときに主電源を供給するにようし、起動信号自体をＣ
ＰＵ３の出力ポートより与えるようにしても良い。
中のみリセットタイマＩＣ９への電源供給が行われ、リ
セットタイマＩＣ９による消費電流が押さえられるので
ある。尚ＣＰＵ３が動作処理を行っていない場合にはＣ
ＰＵ３を低消費電流モードで動作させ、動作処理に入っ
たときに主電源を供給するにようし、起動信号自体をＣ
ＰＵ３の出力ポートより与えるようにしても良い。
【００１６】
【発明の効果】本発明は、電池を電源とするとともに、
外付けの暴走防止用のリセットタイマを用いたＣＰＵ使
用機器において、ＣＰＵの処理動作開始時の起動信号で
オン駆動されるとともに、処理動作終了時にＣＰＵから
与えられる信号でオフする第１のスイッチ回路と、この
第１のスイッチ回路を介して電池から電源が供給されて
動作し、ＣＰＵからの周期的な信号が無くなればＣＰＵ
のリセット信号を与える上記リセットタイマと、上記第
１のスイッチ回路とＣＰＵの主電源端子との間に挿入に
接続され、上記リセット信号の非出力状態での上記リセ
ットタイマからの信号でオン駆動される第２のスイッチ
回路とから成るので、ＣＰＵの処理動作時にのみリセッ
トタイマに電源を供給することとなり、そのためリセッ
トタイマの消費電流を必要最小限に押さえることができ
、結果電池使用の機器においてＣＰＵのハードに起因す
る暴走も防止することが可能となるという効果を奏する
。
外付けの暴走防止用のリセットタイマを用いたＣＰＵ使
用機器において、ＣＰＵの処理動作開始時の起動信号で
オン駆動されるとともに、処理動作終了時にＣＰＵから
与えられる信号でオフする第１のスイッチ回路と、この
第１のスイッチ回路を介して電池から電源が供給されて
動作し、ＣＰＵからの周期的な信号が無くなればＣＰＵ
のリセット信号を与える上記リセットタイマと、上記第
１のスイッチ回路とＣＰＵの主電源端子との間に挿入に
接続され、上記リセット信号の非出力状態での上記リセ
ットタイマからの信号でオン駆動される第２のスイッチ
回路とから成るので、ＣＰＵの処理動作時にのみリセッ
トタイマに電源を供給することとなり、そのためリセッ
トタイマの消費電流を必要最小限に押さえることができ
、結果電池使用の機器においてＣＰＵのハードに起因す
る暴走も防止することが可能となるという効果を奏する
。
【図１】本発明の一実施例を示す回路図である。
３ ＣＰＵ
５ 電池
７ 第１のスイッチ回路
８ 第２のスイッチ回路
９ リセットタイマＩＣ
Claims (1)
- 【請求項１】電池を電源とするとともに、外付けの暴走
防止用のリセットタイマを用いたＣＰＵ使用機器におい
て、ＣＰＵの処理動作開始時の起動信号でオン駆動され
るとともに、処理動作終了時にＣＰＵから与えられる信
号でオフする第１のスイッチ回路と、この第１のスイッ
チ回路を介して電池から電源が供給されて動作し、ＣＰ
Ｕからの周期的な信号が無くなればＣＰＵのリセット信
号を与える上記リセットタイマと、上記第１のスイッチ
回路とＣＰＵの主電源端子との間に挿入に接続され、上
記リセット信号の非出力状態での上記リセットタイマか
らの信号でオン駆動される第２のスイッチ回路とから成
ることを特徴とするＣＰＵ使用機器の電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008695A JPH04252317A (ja) | 1991-01-28 | 1991-01-28 | Ｃｐｕ使用機器の電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008695A JPH04252317A (ja) | 1991-01-28 | 1991-01-28 | Ｃｐｕ使用機器の電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04252317A true JPH04252317A (ja) | 1992-09-08 |
Family
ID=11700060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008695A Withdrawn JPH04252317A (ja) | 1991-01-28 | 1991-01-28 | Ｃｐｕ使用機器の電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04252317A (ja) |
-
1991
- 1991-01-28 JP JP3008695A patent/JPH04252317A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |