JP3090866B2 - 電源シーケンス制御回路 - Google Patents
電源シーケンス制御回路Info
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- JP3090866B2 JP3090866B2 JP07354121A JP35412195A JP3090866B2 JP 3090866 B2 JP3090866 B2 JP 3090866B2 JP 07354121 A JP07354121 A JP 07354121A JP 35412195 A JP35412195 A JP 35412195A JP 3090866 B2 JP3090866 B2 JP 3090866B2
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Description
【０００１】
【発明の属する技術分野】この発明は、複数の負荷装置
への電源投入及び電源遮断の順序を規定する電源シーケ
ンス制御回路に関し、特に、ボードコンピュータ等の中
央処理装置と液晶表示装置等の周辺装置との間における
電源投入及び電源遮断の順序を規定する電源シーケンス
制御回路に関する。
への電源投入及び電源遮断の順序を規定する電源シーケ
ンス制御回路に関し、特に、ボードコンピュータ等の中
央処理装置と液晶表示装置等の周辺装置との間における
電源投入及び電源遮断の順序を規定する電源シーケンス
制御回路に関する。
【０００２】
【従来の技術】ボードコンピュータ等においては、中央
処理装置（以下「ＣＰＵ」と称する）からの出力信号に
基づいて、種々の周辺装置が駆動制御される。例えば、
図３に示すように、ＣＰＵ１２から出力された表示デー
タは、Ｉ／Ｏポート３４を介して周辺装置としての液晶
表示装置（以下「ＬＣＤ３２」と称する）に送出され、
該ＬＣＤ３２上において上記表示データに対応した表示
が実現される。
処理装置（以下「ＣＰＵ」と称する）からの出力信号に
基づいて、種々の周辺装置が駆動制御される。例えば、
図３に示すように、ＣＰＵ１２から出力された表示デー
タは、Ｉ／Ｏポート３４を介して周辺装置としての液晶
表示装置（以下「ＬＣＤ３２」と称する）に送出され、
該ＬＣＤ３２上において上記表示データに対応した表示
が実現される。
【０００３】上記ＣＰＵ１２に対しては、電源スイッチ
１８をＯＮすることにより、電池やＡＣアダプタ等より
構成される電源１４から直流電源が供給される。ところ
で、ＣＰＵ１２を正常に動作させるには、ある一定電圧
レベル（例えば、５Ｖ駆動のＣＰＵの場合で約４．６
Ｖ）以上の電圧値が必要とされるのであるが、電源スイ
ッチ１８を投入した直後の立ち上がり途中においては、
電源電圧が当該必要レベルに達せず、したがってＣＰＵ
１２の動作が不安定となる。このため、ＣＰＵ１２から
異常信号が出力され、この異常信号に基づいて周辺装置
が誤動作する可能性があり、特にＬＣＤ３２の場合には
内部の駆動回路に電荷が残留してその寿命を著しく縮め
てしまう虞がある。このため、ＣＰＵ１２のロジック電
源が安定するまでの間、周辺装置への電源供給が停止さ
れ、ロジック電源が一定電圧レベルに達した段階で周辺
装置への電源供給が開始されるよう構成することが推奨
されている。また、電源スイッチ１８をＯＦＦする場合
には、上記とは逆に、周辺装置への電源供給が停止され
た後に、ＣＰＵ１２への電源供給が停止されるように制
御する必要がある。
１８をＯＮすることにより、電池やＡＣアダプタ等より
構成される電源１４から直流電源が供給される。ところ
で、ＣＰＵ１２を正常に動作させるには、ある一定電圧
レベル（例えば、５Ｖ駆動のＣＰＵの場合で約４．６
Ｖ）以上の電圧値が必要とされるのであるが、電源スイ
ッチ１８を投入した直後の立ち上がり途中においては、
電源電圧が当該必要レベルに達せず、したがってＣＰＵ
１２の動作が不安定となる。このため、ＣＰＵ１２から
異常信号が出力され、この異常信号に基づいて周辺装置
が誤動作する可能性があり、特にＬＣＤ３２の場合には
内部の駆動回路に電荷が残留してその寿命を著しく縮め
てしまう虞がある。このため、ＣＰＵ１２のロジック電
源が安定するまでの間、周辺装置への電源供給が停止さ
れ、ロジック電源が一定電圧レベルに達した段階で周辺
装置への電源供給が開始されるよう構成することが推奨
されている。また、電源スイッチ１８をＯＦＦする場合
には、上記とは逆に、周辺装置への電源供給が停止され
た後に、ＣＰＵ１２への電源供給が停止されるように制
御する必要がある。
【０００４】このため、従来は、ＣＰＵ駆動用の電源１
４に周辺装置を直接接続することを避け、電圧監視回路
５０をＣＰＵ１２側の電源ライン１６に接続すると共
に、ＬＣＤ３２に電源を供給する電源ライン５２の途中
に電磁リレー５４を介在させている。該電磁リレー５４
の端子５４ａにはＬＣＤの駆動用電源（図示せず）が、
また端子５４ｂにはコイル５４ｃの励磁用電源（図示せ
ず）が接続されている。しかして、電源スイッチ１８を
ＯＮした後、ＣＰＵ１２のロジック電源が立ち上がって
安定すると、メモリ内に格納されていた電源制御プログ
ラムに従ってＣＰＵ１２からＩ／Ｏポート３４に電源供
給を指示する信号が出力され、インバータ５６を介して
該信号が反転出力されると、上記電磁リレー５４のコイ
ル５４ｃが励磁して接点５４ｄがＯＮし、ＬＣＤ駆動用
の電源よりＬＣＤ３２に電源が供給され、該ＬＣＤ３２
においては、ＣＰＵ１２からのデータ信号に応じた表示
が実現される。これに対し、電源スイッチ１８をＯＦＦ
して電源電圧が低下し始めると、上記電圧監視回路５０
からＩ／Ｏポート３４に直ちにリセット信号が出力され
るため、電磁リレー５４のコイル５４ｃが消磁して接点
５４ｄが開放され、ＬＣＤ３２への電源供給が瞬時に停
止される。
４に周辺装置を直接接続することを避け、電圧監視回路
５０をＣＰＵ１２側の電源ライン１６に接続すると共
に、ＬＣＤ３２に電源を供給する電源ライン５２の途中
に電磁リレー５４を介在させている。該電磁リレー５４
の端子５４ａにはＬＣＤの駆動用電源（図示せず）が、
また端子５４ｂにはコイル５４ｃの励磁用電源（図示せ
ず）が接続されている。しかして、電源スイッチ１８を
ＯＮした後、ＣＰＵ１２のロジック電源が立ち上がって
安定すると、メモリ内に格納されていた電源制御プログ
ラムに従ってＣＰＵ１２からＩ／Ｏポート３４に電源供
給を指示する信号が出力され、インバータ５６を介して
該信号が反転出力されると、上記電磁リレー５４のコイ
ル５４ｃが励磁して接点５４ｄがＯＮし、ＬＣＤ駆動用
の電源よりＬＣＤ３２に電源が供給され、該ＬＣＤ３２
においては、ＣＰＵ１２からのデータ信号に応じた表示
が実現される。これに対し、電源スイッチ１８をＯＦＦ
して電源電圧が低下し始めると、上記電圧監視回路５０
からＩ／Ｏポート３４に直ちにリセット信号が出力され
るため、電磁リレー５４のコイル５４ｃが消磁して接点
５４ｄが開放され、ＬＣＤ３２への電源供給が瞬時に停
止される。
【０００５】
【発明が解決しようとする課題】このように構成するこ
とにより、確かに、ＣＰＵ１２のロジック電源が安定す
る前にＣＰＵ１２からＬＣＤ３２等の周辺装置に異常信
号が出力されても、当の周辺装置に電源が供給されてい
ないため、周辺装置が誤動作したり、周辺装置の回路に
悪影響が出ることを有効に防止できる。しかしながら、
上記した従来の電源制御方式にあっては、電源制御プロ
グラムや電圧監視回路５０を設ける必要があり、電源シ
ーケンス制御を行うためのハードウエア及びソフトウエ
ア構成が複雑になるといった問題があった。
とにより、確かに、ＣＰＵ１２のロジック電源が安定す
る前にＣＰＵ１２からＬＣＤ３２等の周辺装置に異常信
号が出力されても、当の周辺装置に電源が供給されてい
ないため、周辺装置が誤動作したり、周辺装置の回路に
悪影響が出ることを有効に防止できる。しかしながら、
上記した従来の電源制御方式にあっては、電源制御プロ
グラムや電圧監視回路５０を設ける必要があり、電源シ
ーケンス制御を行うためのハードウエア及びソフトウエ
ア構成が複雑になるといった問題があった。
【０００６】本発明は、上記問題点に鑑みてなされたも
のであり、特別なプログラムを用意することなく、簡単
な回路構成でＣＰＵと周辺装置との電源投入及び遮断の
順序を規定できる電源シーケンス制御回路を実現するこ
とを目的とする。
のであり、特別なプログラムを用意することなく、簡単
な回路構成でＣＰＵと周辺装置との電源投入及び遮断の
順序を規定できる電源シーケンス制御回路を実現するこ
とを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る電源シーケンス制御回路は、中央処理
装置と、該中央処理装置駆動用の電源と、該電源と上記
中央処理装置との間を繋ぐ電源ラインと、該電源ライン
の途中に挿入接続された電源スイッチと、上記中央処理
装置からの出力信号に基づいて駆動制御される周辺装置
と、該周辺装置駆動用の電源と、発光ダイオード及び受
光素子を組み合わせて成るリレーと、第１のトランジス
タと、第２のトランジスタと、ツェナーダイオードと、
抵抗及びコンデンサから成る遅延回路とを備えてなり、
上記ツェナーダイオードはカソードが上記電源ラインに
接続されると共にアノードが上記第１のトランジスタの
ベースに接続され、上記遅延回路は一端が上記電源ライ
ンに接続されると共に他端が上記第２のトランジスタの
ベースに接続され、上記リレーの発光ダイオードはアノ
ードが上記電源ラインに接続されると共にカソードが上
記第２のトランジスタのコレクタに接続され、該第２の
トランジスタのエミッタは上記第１のトランジスタのコ
レクタに接続され、該第１のトランジスタのエミッタは
接地され、さらに上記受光素子の一端が上記周辺装置駆
動用の電源に接続されると共に他端が上記周辺装置に接
続されてなり、以て、上記電源スイッチをＯＮして、該
電源の電圧値が上記ツェナーダイオードのツェナー電圧
及び第１のトランジスタのベース−エミッタ間電圧の和
以上に立ち上がった時点で、上記第１のトランジスタが
ＯＮし、該第１のトランジスタがＯＮしてから上記遅延
回路の時定数によって定まる一定の時間が経過した後
に、上記第２のトランジスタがＯＮすると共に、上記リ
レーの発光ダイオードが点灯し、受光素子が導通して上
記周辺装置に電源が供給され、また、上記電源スイッチ
をＯＦＦして、該電源の電圧値が上記ツェナーダイオー
ドのツェナー電圧及び第１のトランジスタのベース−エ
ミッタ間電圧の和以下にまで立ち下がった時点で、上記
第１のトランジスタ及び第２のトランジスタがＯＦＦす
ると共に、上記リレーの発光ダイオードが消灯し、受光
素子がＯＦＦして上記周辺装置への電源供給が停止され
るよう構成した。上記周辺装置としては、例えば液晶表
示装置が該当する。また、上記リレーとして、発光ダイ
オードとＭＯＳトランジスタを組み合わせて成るフォト
ＭＯＳリレーを用いることが望ましい。
め、本発明に係る電源シーケンス制御回路は、中央処理
装置と、該中央処理装置駆動用の電源と、該電源と上記
中央処理装置との間を繋ぐ電源ラインと、該電源ライン
の途中に挿入接続された電源スイッチと、上記中央処理
装置からの出力信号に基づいて駆動制御される周辺装置
と、該周辺装置駆動用の電源と、発光ダイオード及び受
光素子を組み合わせて成るリレーと、第１のトランジス
タと、第２のトランジスタと、ツェナーダイオードと、
抵抗及びコンデンサから成る遅延回路とを備えてなり、
上記ツェナーダイオードはカソードが上記電源ラインに
接続されると共にアノードが上記第１のトランジスタの
ベースに接続され、上記遅延回路は一端が上記電源ライ
ンに接続されると共に他端が上記第２のトランジスタの
ベースに接続され、上記リレーの発光ダイオードはアノ
ードが上記電源ラインに接続されると共にカソードが上
記第２のトランジスタのコレクタに接続され、該第２の
トランジスタのエミッタは上記第１のトランジスタのコ
レクタに接続され、該第１のトランジスタのエミッタは
接地され、さらに上記受光素子の一端が上記周辺装置駆
動用の電源に接続されると共に他端が上記周辺装置に接
続されてなり、以て、上記電源スイッチをＯＮして、該
電源の電圧値が上記ツェナーダイオードのツェナー電圧
及び第１のトランジスタのベース−エミッタ間電圧の和
以上に立ち上がった時点で、上記第１のトランジスタが
ＯＮし、該第１のトランジスタがＯＮしてから上記遅延
回路の時定数によって定まる一定の時間が経過した後
に、上記第２のトランジスタがＯＮすると共に、上記リ
レーの発光ダイオードが点灯し、受光素子が導通して上
記周辺装置に電源が供給され、また、上記電源スイッチ
をＯＦＦして、該電源の電圧値が上記ツェナーダイオー
ドのツェナー電圧及び第１のトランジスタのベース−エ
ミッタ間電圧の和以下にまで立ち下がった時点で、上記
第１のトランジスタ及び第２のトランジスタがＯＦＦす
ると共に、上記リレーの発光ダイオードが消灯し、受光
素子がＯＦＦして上記周辺装置への電源供給が停止され
るよう構成した。上記周辺装置としては、例えば液晶表
示装置が該当する。また、上記リレーとして、発光ダイ
オードとＭＯＳトランジスタを組み合わせて成るフォト
ＭＯＳリレーを用いることが望ましい。
【０００８】本発明の電源シーケンス制御回路にあって
は、電源スイッチをＯＮして中央処理装置に電源供給を
開始し、当該電源電圧が上記ツェナーダイオードのツェ
ナー電圧及び第１のトランジスタのベース−エミッタ間
電圧の和以上に立ち上がると、第１のトランジスタがＯ
Ｎしてコレクタ−エミッタ間が導通する。これに対し、
第２のトランジスタのベースと電源ラインとの間には遅
延回路が挿入されているため、第２のトランジスタは第
１のトランジスタのコレクタ−エミッタ間が導通したか
らといって直ちにＯＮすることができず、該遅延回路の
時定数によって定まる一定時間が経過した後にＯＮし、
そのコレクタ−エミッタ間が導通する。この第２のトラ
ンジスタのＯＮと同時に、上記リレーの発光ダイオード
が点灯して受光素子が導通するため、周辺装置に電源が
供給される。以上のことから、上記ツェナーダイオード
のツェナー電圧、第１のトランジスタのベース−エミッ
タ間電圧、遅延回路における遅延時間を適宜設定するこ
とにより、中央処理装置のロジック電圧が十分安定して
から周辺装置への電源供給を開始することが容易に実現
できる。
は、電源スイッチをＯＮして中央処理装置に電源供給を
開始し、当該電源電圧が上記ツェナーダイオードのツェ
ナー電圧及び第１のトランジスタのベース−エミッタ間
電圧の和以上に立ち上がると、第１のトランジスタがＯ
Ｎしてコレクタ−エミッタ間が導通する。これに対し、
第２のトランジスタのベースと電源ラインとの間には遅
延回路が挿入されているため、第２のトランジスタは第
１のトランジスタのコレクタ−エミッタ間が導通したか
らといって直ちにＯＮすることができず、該遅延回路の
時定数によって定まる一定時間が経過した後にＯＮし、
そのコレクタ−エミッタ間が導通する。この第２のトラ
ンジスタのＯＮと同時に、上記リレーの発光ダイオード
が点灯して受光素子が導通するため、周辺装置に電源が
供給される。以上のことから、上記ツェナーダイオード
のツェナー電圧、第１のトランジスタのベース−エミッ
タ間電圧、遅延回路における遅延時間を適宜設定するこ
とにより、中央処理装置のロジック電圧が十分安定して
から周辺装置への電源供給を開始することが容易に実現
できる。
【０００９】これに対し、上記電源スイッチをＯＦＦし
て中央処理装置への電源供給を遮断する場合には、該電
源の電圧値が上記ツェナーダイオードのツェナー電圧及
び第１のトランジスタのベース−エミッタ間電圧の和以
下にまで立ち下がった時点で、直ちに第１のトランジス
タがＯＦＦし、これと同時に第２のトランジスタもＯＦ
Ｆするため、リレーの発光ダイオードも消灯して受光素
子がＯＦＦすることとなり、周辺装置への電源供給も停
止される。したがって、上記リレーとして、スイッチン
グスピードが十分速いものを選定することにより、中央
処理装置側のロジック電圧が、当該中央処理装置の動作
が不安定化するほど低下する前に、周辺装置への電源供
給を停止することができる。
て中央処理装置への電源供給を遮断する場合には、該電
源の電圧値が上記ツェナーダイオードのツェナー電圧及
び第１のトランジスタのベース−エミッタ間電圧の和以
下にまで立ち下がった時点で、直ちに第１のトランジス
タがＯＦＦし、これと同時に第２のトランジスタもＯＦ
Ｆするため、リレーの発光ダイオードも消灯して受光素
子がＯＦＦすることとなり、周辺装置への電源供給も停
止される。したがって、上記リレーとして、スイッチン
グスピードが十分速いものを選定することにより、中央
処理装置側のロジック電圧が、当該中央処理装置の動作
が不安定化するほど低下する前に、周辺装置への電源供
給を停止することができる。
【００１０】
【発明の実施の形態】添付図面に基づき、以下に本発明
の実施の態様を説明する。図１に示すように、本発明に
係る電源シーケンス制御回路１０は、動作電圧が５Ｖの
中央処理装置（以下「ＣＰＵ１２」と称する）と直流電
源１４との間を繋ぐ電源ライン１６の途中に電源スイッ
チ１８が挿入されており、さらに電源スイッチ１８とＣ
ＰＵ１２との間には、第１のトランジスタ２０、第２の
トランジスタ２２、発光ダイオード２４及びＭＯＳトラ
ンジスタ２６を内蔵したフォトＭＯＳリレー２８が挿入
されている。
の実施の態様を説明する。図１に示すように、本発明に
係る電源シーケンス制御回路１０は、動作電圧が５Ｖの
中央処理装置（以下「ＣＰＵ１２」と称する）と直流電
源１４との間を繋ぐ電源ライン１６の途中に電源スイッ
チ１８が挿入されており、さらに電源スイッチ１８とＣ
ＰＵ１２との間には、第１のトランジスタ２０、第２の
トランジスタ２２、発光ダイオード２４及びＭＯＳトラ
ンジスタ２６を内蔵したフォトＭＯＳリレー２８が挿入
されている。
【００１１】上記発光ダイオード２４のアノードは、間
に保護抵抗Ｒ１を介して上記電源ライン１６に接続され
ている。また、該発光ダイオード２４のカソードは、第
２のトランジスタ２２のコレクタに接続されている。第
２のトランジスタ２２のベースは、間に抵抗Ｒ２及びコ
ンデンサＣより成る遅延回路３０を介して上記電源ライ
ン１６に接続されている。第２のトランジスタ２２のエ
ミッタは、第１のトランジスタ２０のコレクタに接続さ
れている。第１のトランジスタ２０のベースは、間にツ
ェナーダイオードＺＤを介して上記電源ライン１６に接
続されている。また、第１のトランジスタ２０のエミッ
タは接地されている。上記ＭＯＳトランジスタ２６のコ
レクタは、ＬＣＤ駆動用の電源Ａに接続されている。ま
た、ＭＯＳトランジスタ２６のエミッタは、周辺装置と
しての液晶表示装置（以下「ＬＣＤ３２」と称する）に
接続されている。上記ツェナーダイオードＺＤのツェナ
ー電圧Ｅｚは、３．９Ｖに設定されている。なお、抵抗
Ｒ３〜Ｒ６は、回路の動作を安定させるために挿入され
ている。
に保護抵抗Ｒ１を介して上記電源ライン１６に接続され
ている。また、該発光ダイオード２４のカソードは、第
２のトランジスタ２２のコレクタに接続されている。第
２のトランジスタ２２のベースは、間に抵抗Ｒ２及びコ
ンデンサＣより成る遅延回路３０を介して上記電源ライ
ン１６に接続されている。第２のトランジスタ２２のエ
ミッタは、第１のトランジスタ２０のコレクタに接続さ
れている。第１のトランジスタ２０のベースは、間にツ
ェナーダイオードＺＤを介して上記電源ライン１６に接
続されている。また、第１のトランジスタ２０のエミッ
タは接地されている。上記ＭＯＳトランジスタ２６のコ
レクタは、ＬＣＤ駆動用の電源Ａに接続されている。ま
た、ＭＯＳトランジスタ２６のエミッタは、周辺装置と
しての液晶表示装置（以下「ＬＣＤ３２」と称する）に
接続されている。上記ツェナーダイオードＺＤのツェナ
ー電圧Ｅｚは、３．９Ｖに設定されている。なお、抵抗
Ｒ３〜Ｒ６は、回路の動作を安定させるために挿入され
ている。
【００１２】しかして、上記電源スイッチ１８をＯＮす
ると、ＣＰＵ１２に電源が供給される。つぎに、当該電
源電圧がツェナーダイオードＺＤのツェナー電圧Ｅｚ
（３．９Ｖ）及び第１のトランジスタ２０のベース−エ
ミッタ間電圧ＶＢＥ（０．７Ｖ）の和、すなわち４．６
Ｖ以上になった時点で、第１のトランジスタ２０のベー
スに電源電圧が印加され、第１のトランジスタ２０がＯ
Ｎし、そのコレクターエミッタ間が導通する。ところ
が、第２のトランジスタ２２のベースには、上記遅延回
路の抵抗Ｒ２とコンデンサＣによって規定される時定数
に応じ、一定の遅延時間Ｔを経て電源電圧が印加される
ため、第２のトランジスタ２２は第１のトランジスタ２
０がＯＮしてから一定時間遅れてＯＮする。第２のトラ
ンジスタ２２がＯＮしてそのコレクターエミッタ間が導
通すると、フォトＭＯＳリレー２８内の発光ダイオード
２４が点灯し、ＭＯＳトランジスタ２６のベースに光が
入射するため、そのコレクターエミッタ間が導通し、Ｌ
ＣＤ駆動用電源ＡからＬＣＤ３２に電源供給が開始され
る。この結果、ＬＣＤ３２上においては、上記ＣＰＵ１
２からＩ／Ｏポート３４経由で送出された表示データに
基づき、液晶表示が実現される。
ると、ＣＰＵ１２に電源が供給される。つぎに、当該電
源電圧がツェナーダイオードＺＤのツェナー電圧Ｅｚ
（３．９Ｖ）及び第１のトランジスタ２０のベース−エ
ミッタ間電圧ＶＢＥ（０．７Ｖ）の和、すなわち４．６
Ｖ以上になった時点で、第１のトランジスタ２０のベー
スに電源電圧が印加され、第１のトランジスタ２０がＯ
Ｎし、そのコレクターエミッタ間が導通する。ところ
が、第２のトランジスタ２２のベースには、上記遅延回
路の抵抗Ｒ２とコンデンサＣによって規定される時定数
に応じ、一定の遅延時間Ｔを経て電源電圧が印加される
ため、第２のトランジスタ２２は第１のトランジスタ２
０がＯＮしてから一定時間遅れてＯＮする。第２のトラ
ンジスタ２２がＯＮしてそのコレクターエミッタ間が導
通すると、フォトＭＯＳリレー２８内の発光ダイオード
２４が点灯し、ＭＯＳトランジスタ２６のベースに光が
入射するため、そのコレクターエミッタ間が導通し、Ｌ
ＣＤ駆動用電源ＡからＬＣＤ３２に電源供給が開始され
る。この結果、ＬＣＤ３２上においては、上記ＣＰＵ１
２からＩ／Ｏポート３４経由で送出された表示データに
基づき、液晶表示が実現される。
【００１３】これに対し、上記電源スイッチ１８をＯＦ
Ｆして電源電圧がツェナーダイオードＺＤのツェナー電
圧Ｅｚ（３．９Ｖ）及び第１のトランジスタ２０のベー
ス−エミッタ間電圧ＶＢＥ（０．７Ｖ）の和、すなわち
４．６Ｖ以下になった時点で、第１のトランジスタ２０
及び第２のトランジスタ２２が直ちにＯＦＦし、フォト
ＭＯＳリレー２８内の発光ダイオード２４が消灯するた
め、ＭＯＳトランジスタ２６がＯＦＦとなり、ＬＣＤ３
２への電源供給が瞬時に停止される。
Ｆして電源電圧がツェナーダイオードＺＤのツェナー電
圧Ｅｚ（３．９Ｖ）及び第１のトランジスタ２０のベー
ス−エミッタ間電圧ＶＢＥ（０．７Ｖ）の和、すなわち
４．６Ｖ以下になった時点で、第１のトランジスタ２０
及び第２のトランジスタ２２が直ちにＯＦＦし、フォト
ＭＯＳリレー２８内の発光ダイオード２４が消灯するた
め、ＭＯＳトランジスタ２６がＯＦＦとなり、ＬＣＤ３
２への電源供給が瞬時に停止される。
【００１４】上記の回路構成によれば、図２に示すよう
に、電源投入によってＣＰＵのロジック電源が完全に立
ち上がる直前の時点、すなわち４．６Ｖに達した時点か
ら所定時間Ｔを経過した後にＬＣＤ３２への電源供給が
開始されるため、上記遅延回路３０の時定数を適宜調整
して遅延時間Ｔを最適に設定することにより、ロジック
電源の立上り途中にＣＰＵ１２からの異常信号によって
ＬＣＤ３２が誤動作等することを確実に防止できる。ま
た、電源遮断によってロジック電源が４．６Ｖを下回っ
た時点で、ＬＣＤ３２への電源供給が瞬時に停止される
ため、ロジック電源の立下がり途中にＣＰＵ１２からの
異常信号によってＬＣＤ３２が誤動作等することをも防
止できる。
に、電源投入によってＣＰＵのロジック電源が完全に立
ち上がる直前の時点、すなわち４．６Ｖに達した時点か
ら所定時間Ｔを経過した後にＬＣＤ３２への電源供給が
開始されるため、上記遅延回路３０の時定数を適宜調整
して遅延時間Ｔを最適に設定することにより、ロジック
電源の立上り途中にＣＰＵ１２からの異常信号によって
ＬＣＤ３２が誤動作等することを確実に防止できる。ま
た、電源遮断によってロジック電源が４．６Ｖを下回っ
た時点で、ＬＣＤ３２への電源供給が瞬時に停止される
ため、ロジック電源の立下がり途中にＣＰＵ１２からの
異常信号によってＬＣＤ３２が誤動作等することをも防
止できる。
【００１５】
【発明の効果】本発明に係る電源シーケンス制御回路に
あっては、制御プログラム不要の簡単な構成でありなが
ら、第１のトランジスタがＯＮする電圧値や、第１のト
ランジスタがＯＮしてから第２のトランジスタがＯＮす
るまでの遅延時間を最適に設定することにより、電源ス
イッチをＯＮしてＣＰＵへの電源供給を開始する際に
は、ＣＰＵのロジック電源が十分立ち上がってＣＰＵの
動作が安定化した後に、周辺装置に電源供給を開始する
ことが可能となる。また、リレーのスイッチングスピー
ドを最適に設定することにより、電源スイッチをＯＦＦ
してＣＰＵへの電源供給を停止する際には、ＣＰＵのロ
ジック電源が立ち下がってＣＰＵが不安定化する前に、
周辺装置への電源供給を確実に停止できる。このため、
動作が不安定な状態のＣＰＵから発せされた異常信号に
よって、周辺装置が誤動作したり回路が破壊されたりす
ることを有効に防止することができる。
あっては、制御プログラム不要の簡単な構成でありなが
ら、第１のトランジスタがＯＮする電圧値や、第１のト
ランジスタがＯＮしてから第２のトランジスタがＯＮす
るまでの遅延時間を最適に設定することにより、電源ス
イッチをＯＮしてＣＰＵへの電源供給を開始する際に
は、ＣＰＵのロジック電源が十分立ち上がってＣＰＵの
動作が安定化した後に、周辺装置に電源供給を開始する
ことが可能となる。また、リレーのスイッチングスピー
ドを最適に設定することにより、電源スイッチをＯＦＦ
してＣＰＵへの電源供給を停止する際には、ＣＰＵのロ
ジック電源が立ち下がってＣＰＵが不安定化する前に、
周辺装置への電源供給を確実に停止できる。このため、
動作が不安定な状態のＣＰＵから発せされた異常信号に
よって、周辺装置が誤動作したり回路が破壊されたりす
ることを有効に防止することができる。
【図１】本発明に係る電源シーケンス制御回路を示す回
路図である。
路図である。
【図２】上記電源シーケンス制御回路の動作を示す電圧
波形図である。
波形図である。
【図３】従来の電源シーケンス制御方式を示す回路図で
ある。
ある。
１０ 電源シーケンス制御回路 １２ ＣＰＵ １４ 直流電源 １６ 電源ライン １８ 電源スイッチ ２０ 第１のトランジスタ ２２ 第２のトランジスタ ２４ 発光ダイオード ２６ ＭＯＳトランジスタ ２８ フォトＭＯＳリレー Ｒ２ 抵抗 Ｃ コンデンサ ３０ 遅延回路 ＺＤ ツェナーダイオード Ａ ＬＣＤ駆動用の電源 ３２ ＬＣＤ
Claims (3)
- 【請求項１】 中央処理装置と、該中央処理装置駆動用
の電源と、該電源と上記中央処理装置との間を繋ぐ電源
ラインと、該電源ラインの途中に挿入接続された電源ス
イッチと、上記中央処理装置からの出力信号に基づいて
駆動制御される周辺装置と、該周辺装置駆動用の電源
と、発光ダイオード及び受光素子を組み合わせて成るリ
レーと、第１のトランジスタと、第２のトランジスタ
と、ツェナーダイオードと、抵抗及びコンデンサから成
る遅延回路とを備えてなり、上記ツェナーダイオードは
カソードが上記電源ラインに接続されると共にアノード
が上記第１のトランジスタのベースに接続され、上記遅
延回路は一端が上記電源ラインに接続されると共に他端
が上記第２のトランジスタのベースに接続され、上記リ
レーの発光ダイオードはアノードが上記電源ラインに接
続されると共にカソードが上記第２のトランジスタのコ
レクタに接続され、該第２のトランジスタのエミッタは
上記第１のトランジスタのコレクタに接続され、該第１
のトランジスタのエミッタは接地され、さらに上記受光
素子の一端が上記周辺装置駆動用の電源に接続されると
共に他端が上記周辺装置に接続されてなり、以て、上記
電源スイッチをＯＮして、該電源の電圧値が上記ツェナ
ーダイオードのツェナー電圧及び第１のトランジスタの
ベース−エミッタ間電圧の和以上に立ち上がった時点
で、上記第１のトランジスタがＯＮし、該第１のトラン
ジスタがＯＮしてから上記遅延回路の時定数によって定
まる一定の時間が経過した後に、上記第２のトランジス
タがＯＮすると共に、上記リレーの発光ダイオードが点
灯し、受光素子が導通して上記周辺装置に電源が供給さ
れ、また、上記電源スイッチをＯＦＦして、該電源の電
圧値が上記ツェナーダイオードのツェナー電圧及び第１
のトランジスタのベース−エミッタ間電圧の和以下にま
で立ち下がった時点で、上記第１のトランジスタ及び第
２のトランジスタがＯＦＦすると共に、上記リレーの発
光ダイオードが消灯し、受光素子がＯＦＦして上記周辺
装置への電源供給が停止されるよう構成したことを特徴
とする電源シーケンス制御回路。 - 【請求項２】 上記周辺装置が、液晶表示装置であるこ
とを特徴とする請求項１に記載の電源シーケンス制御回
路。 - 【請求項３】 上記リレーが、発光ダイオードとＭＯＳ
トランジスタを組み合わせて成るフォトＭＯＳリレーで
あることを特徴とする請求項１または２に記載の電源シ
ーケンス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07354121A JP3090866B2 (ja) | 1995-12-28 | 1995-12-28 | 電源シーケンス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07354121A JP3090866B2 (ja) | 1995-12-28 | 1995-12-28 | 電源シーケンス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09191570A JPH09191570A (ja) | 1997-07-22 |
| JP3090866B2 true JP3090866B2 (ja) | 2000-09-25 |
Family
ID=18435438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07354121A Expired - Fee Related JP3090866B2 (ja) | 1995-12-28 | 1995-12-28 | 電源シーケンス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3090866B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5533608B2 (ja) * | 2010-12-01 | 2014-06-25 | 株式会社デンソー | 電池監視装置 |
-
1995
- 1995-12-28 JP JP07354121A patent/JP3090866B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09191570A (ja) | 1997-07-22 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |