JPH04246938A - 時分割多重伝送回路 - Google Patents
時分割多重伝送回路Info
- Publication number
- JPH04246938A JPH04246938A JP3031970A JP3197091A JPH04246938A JP H04246938 A JPH04246938 A JP H04246938A JP 3031970 A JP3031970 A JP 3031970A JP 3197091 A JP3197091 A JP 3197091A JP H04246938 A JPH04246938 A JP H04246938A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- channel
- data
- time division
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 44
- 238000006243 chemical reaction Methods 0.000 claims abstract description 22
- 238000001514 detection method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
Landscapes
- Shift Register Type Memory (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は多チャネルのディジタル
データを時分割多重してビットシリアル伝送する時分割
多重伝送回路に関する。
データを時分割多重してビットシリアル伝送する時分割
多重伝送回路に関する。
【０００２】
【従来の技術】従来この種の時分割多重伝送回路は、図
３に示すように、多数チェネルのビットパラレルデータ
を時分割するマルチプレクサ回路１と、時分割多重され
たビットパラレルデータをビットシリアルデータに変換
するＰ／Ｓ変換回路２と、シリアルデータを伝送路へ出
力するドライバー回路３とから成る伝送部を有している
とともに、この伝送部より送られてくるデータを受信す
るレシーバー回路４と、受信したシリアル・データをパ
ラレル・データに変換するＳ／Ｐ変換回路５と、時分割
多重された多チャネルデータを各チャネルへ分配するデ
マルチプレクサ回路１０とから成る受信部を有して構成
されており、複数ビットのディジタルデータより成る多
チャネルを多重化し、かつビットシリアル伝送すること
により伝送路の低減をはかっている。
３に示すように、多数チェネルのビットパラレルデータ
を時分割するマルチプレクサ回路１と、時分割多重され
たビットパラレルデータをビットシリアルデータに変換
するＰ／Ｓ変換回路２と、シリアルデータを伝送路へ出
力するドライバー回路３とから成る伝送部を有している
とともに、この伝送部より送られてくるデータを受信す
るレシーバー回路４と、受信したシリアル・データをパ
ラレル・データに変換するＳ／Ｐ変換回路５と、時分割
多重された多チャネルデータを各チャネルへ分配するデ
マルチプレクサ回路１０とから成る受信部を有して構成
されており、複数ビットのディジタルデータより成る多
チャネルを多重化し、かつビットシリアル伝送すること
により伝送路の低減をはかっている。
【０００３】次に、このような時分割多重伝送回路の受
信部の具体例を示す。図４は、時分割多重ビットシリア
ルデータを１個のＳ／Ｐ変換回路５で各チャネルデータ
ごとにパラレル変換し、このビットパラレルデータをデ
マルチプレクサ回路１０で各チャネルへ分配する方式を
示してある。図５は図４のＳ／Ｐ変換回路５とデマルチ
プレクサ回路１０とを同時に行うもので、１フレーム中
に伝送される全シリアルデータ長に相当するビット長の
シフトレジスタにより構成する方式である。
信部の具体例を示す。図４は、時分割多重ビットシリア
ルデータを１個のＳ／Ｐ変換回路５で各チャネルデータ
ごとにパラレル変換し、このビットパラレルデータをデ
マルチプレクサ回路１０で各チャネルへ分配する方式を
示してある。図５は図４のＳ／Ｐ変換回路５とデマルチ
プレクサ回路１０とを同時に行うもので、１フレーム中
に伝送される全シリアルデータ長に相当するビット長の
シフトレジスタにより構成する方式である。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の時分割多重伝送回路にあっては、いずれの方式
も時分割多重伝送されたデータ列を元の各チャネルデー
タへ復元することができるが、例えば、Ｓ／Ｐ変換回路
あるいはデマルチプレクサ回路のいずれかに故障が発生
すれば、全チャネルデートともデータ伝送が不可能とな
り、多重化することによって信頼性を確保する上で問題
があった。
た従来の時分割多重伝送回路にあっては、いずれの方式
も時分割多重伝送されたデータ列を元の各チャネルデー
タへ復元することができるが、例えば、Ｓ／Ｐ変換回路
あるいはデマルチプレクサ回路のいずれかに故障が発生
すれば、全チャネルデートともデータ伝送が不可能とな
り、多重化することによって信頼性を確保する上で問題
があった。
【０００５】本発明は、上記の問題点にかんがみてなさ
れたもので、故障チャネルが発生しても伝送を継続でき
るようにした時分割多重伝送回路の提供を目的とする。
れたもので、故障チャネルが発生しても伝送を継続でき
るようにした時分割多重伝送回路の提供を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
本発明の時分割多重伝送回路は、複数ビットのパラレル
・データから成る多チャネルデータを時分割するマルチ
プレクサ回路と、時分割されたパラレル・データをシリ
アル・データに変換するＰ／Ｓ変換回路と、シリアル・
データを伝送路へ出力するドライバー回路と、このデー
タを受信するレシーバ回路と、受信したシリアル・デー
タをパラレル・データに変換するＳ／Ｐ変換回路とを備
え、時分割多重された多チャネルデータを各チャネルに
分配する時分割多重伝送回路において、前記Ｓ／Ｐ変換
回路を、各チャネルに対応しうる可変長シフトレジスタ
回路を並列に接続して構成し、この可変長シフトレジス
タ回路の段数を制御する制御回路を備えた構成としてあ
る。
本発明の時分割多重伝送回路は、複数ビットのパラレル
・データから成る多チャネルデータを時分割するマルチ
プレクサ回路と、時分割されたパラレル・データをシリ
アル・データに変換するＰ／Ｓ変換回路と、シリアル・
データを伝送路へ出力するドライバー回路と、このデー
タを受信するレシーバ回路と、受信したシリアル・デー
タをパラレル・データに変換するＳ／Ｐ変換回路とを備
え、時分割多重された多チャネルデータを各チャネルに
分配する時分割多重伝送回路において、前記Ｓ／Ｐ変換
回路を、各チャネルに対応しうる可変長シフトレジスタ
回路を並列に接続して構成し、この可変長シフトレジス
タ回路の段数を制御する制御回路を備えた構成としてあ
る。
【０００７】そして、必要に応じ、制御回路は、チャネ
ルの故障を検出する伝送エラーチェック回路と、伝送エ
ラーチェック回路の検出結果に基づいて他のチャネルに
割り当てる選択回路とから構成してある。
ルの故障を検出する伝送エラーチェック回路と、伝送エ
ラーチェック回路の検出結果に基づいて他のチャネルに
割り当てる選択回路とから構成してある。
【０００８】
【作用】上記構成からなる時分割多重伝送回路によれば
、全データビット長に相当するシフトレジスタが多重チ
ャネル数だけ並列に接続され、各シフトレジスタは可変
長になっているので、時分割多重ビットシリアルデータ
列の中から各チャネルのデータに対応したビット列のみ
が取り出される。また、各シフトレジスタの出力がチェ
ックされ、各チャネルの故障状況に応じて各チャネルに
対応した可変長シフトレジスタの段数が選択される。
、全データビット長に相当するシフトレジスタが多重チ
ャネル数だけ並列に接続され、各シフトレジスタは可変
長になっているので、時分割多重ビットシリアルデータ
列の中から各チャネルのデータに対応したビット列のみ
が取り出される。また、各シフトレジスタの出力がチェ
ックされ、各チャネルの故障状況に応じて各チャネルに
対応した可変長シフトレジスタの段数が選択される。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本発明の実施例に係る時分割多重伝
送回路を示したものである。
て説明する。図１は本発明の実施例に係る時分割多重伝
送回路を示したものである。
【００１０】図において、１はマルチプレクサ回路であ
って、複数ビットのパラレル・データから成る多チャネ
ルデータを時分割するものである。２はこの時分割され
たパラレル・データをシリアル・データに変換するＰ／
Ｓ変換回路、３はシリアル・データを伝送路へ出力する
ドライバー回路である。
って、複数ビットのパラレル・データから成る多チャネ
ルデータを時分割するものである。２はこの時分割され
たパラレル・データをシリアル・データに変換するＰ／
Ｓ変換回路、３はシリアル・データを伝送路へ出力する
ドライバー回路である。
【００１１】また、４は上記データを受信するレシーバ
ー回路である。５はＳ／Ｐ変換回路であって、各チャネ
ルに対応しうる可変長シフトレジスタ回路６を並列に接
続して構成され、受信したシリアル・データをパラレル
・データに変換し各チャネルに分配するものである。
ー回路である。５はＳ／Ｐ変換回路であって、各チャネ
ルに対応しうる可変長シフトレジスタ回路６を並列に接
続して構成され、受信したシリアル・データをパラレル
・データに変換し各チャネルに分配するものである。
【００１２】７は可変長シフトレジスタ回路６の段数を
制御する制御回路である。この制御回路７は、チャネル
の故障を検出する伝送エラーチェック回路８を備えてい
るとともに、この伝送エラーチェック回路８の検出結果
に基づいて他のチャネルに割り当てる選択回路９を備え
ている。
制御する制御回路である。この制御回路７は、チャネル
の故障を検出する伝送エラーチェック回路８を備えてい
るとともに、この伝送エラーチェック回路８の検出結果
に基づいて他のチャネルに割り当てる選択回路９を備え
ている。
【００１３】次に、この実施例の作用について説明する
。Ｎチャネルのディジタルデータ（ビットパラレルデー
タ）はマルチプレクサ回路１で時分割多重化され、Ｐ／
Ｓ変換器２でビットシリアルデータに変換され、ドライ
バー回路３を通して伝送路へ出力される。伝送路のデー
タはレシーバー回路４で受信された後、Ｓ／Ｐ変換回路
５へ出力される。Ｓ／Ｐ変換回路５はＮ個の可変長シフ
トレジスタ６を各チャネルの出力に対応して並列に接続
された構成となっている。
。Ｎチャネルのディジタルデータ（ビットパラレルデー
タ）はマルチプレクサ回路１で時分割多重化され、Ｐ／
Ｓ変換器２でビットシリアルデータに変換され、ドライ
バー回路３を通して伝送路へ出力される。伝送路のデー
タはレシーバー回路４で受信された後、Ｓ／Ｐ変換回路
５へ出力される。Ｓ／Ｐ変換回路５はＮ個の可変長シフ
トレジスタ６を各チャネルの出力に対応して並列に接続
された構成となっている。
【００１４】図２は時分割多重化されたシリアルデータ
のフォーマット例を示したものである。各チャネルはＭ
ビットデータより成り、Ｎチャネルが時分割多重化され
、１チャネルから順にシリアル変換され、１フレーム中
にＮチャネルが順に伝送されているものとする。この伝
送データ列の中からｎチャネルのデータをｎチャネルへ
出力するために、ｎチャネルに対応する可変長シフトレ
ジスタを（Ｎ−ｎ）×Ｍ段に設定すれば、各フレームご
とにｎチャネルのビットパラレルデータを取り出すこと
ができる。同様に各チャネルごとに対応する可変長シフ
トレジスタを所定の段数に設定することにより、全チャ
ネルのビットパラレルデータの伝送が可能となる。
のフォーマット例を示したものである。各チャネルはＭ
ビットデータより成り、Ｎチャネルが時分割多重化され
、１チャネルから順にシリアル変換され、１フレーム中
にＮチャネルが順に伝送されているものとする。この伝
送データ列の中からｎチャネルのデータをｎチャネルへ
出力するために、ｎチャネルに対応する可変長シフトレ
ジスタを（Ｎ−ｎ）×Ｍ段に設定すれば、各フレームご
とにｎチャネルのビットパラレルデータを取り出すこと
ができる。同様に各チャネルごとに対応する可変長シフ
トレジスタを所定の段数に設定することにより、全チャ
ネルのビットパラレルデータの伝送が可能となる。
【００１５】制御回路７は各チャネルごとの可変長シフ
トレジスタ６の段数を制御するものであり、この制御回
路７は伝送エラー・チェック回路８および選択回路９よ
り構成されており、初期立上げ時および定常時すなわち
各チャネルとも伝送エラーが発生していないときは、予
め定められたチャネル割当てに各チャネルの可変長シフ
トレジスタの段数を設定する。
トレジスタ６の段数を制御するものであり、この制御回
路７は伝送エラー・チェック回路８および選択回路９よ
り構成されており、初期立上げ時および定常時すなわち
各チャネルとも伝送エラーが発生していないときは、予
め定められたチャネル割当てに各チャネルの可変長シフ
トレジスタの段数を設定する。
【００１６】もし、Ｎチャネルのどこかのチャネルが故
障した場合、伝送エラー・チェック回路８がこれを検出
し、選択回路９へ通知する。選択回路９はこの情報に基
づき、Ｎチャネルのうちの他のチャネル（例えば予備と
して確保してあるチャネル）の可変長シフトレジスタ６
の段数を故障したチャネルに相当した段数に設定する。 こうすることにより、故障したチャネルのデータ伝送が
再び可能となる。
障した場合、伝送エラー・チェック回路８がこれを検出
し、選択回路９へ通知する。選択回路９はこの情報に基
づき、Ｎチャネルのうちの他のチャネル（例えば予備と
して確保してあるチャネル）の可変長シフトレジスタ６
の段数を故障したチャネルに相当した段数に設定する。 こうすることにより、故障したチャネルのデータ伝送が
再び可能となる。
【００１７】
【発明の効果】以上説明したように、本発明の時分割多
重伝送回路によれば、時分割多重化されたシリアルデー
タ伝送の受信部のＳ／Ｐ変換回路およびデマルチプレク
サ回路を可変長シフトレジスタを並列に接続する構成と
し、制御回路により可変長シフトレジスタの段数を制御
できる構成としたので、受信部のどこかの故障により全
チャネルデータの伝送が不能となる事態を防止すること
ができる。さらに、故障チャネルが発生しても他のチャ
ネルに割当てることによって伝送が継続できるといった
効果があり、信頼性を重視するシステムの時分割多重伝
送に有効である。
重伝送回路によれば、時分割多重化されたシリアルデー
タ伝送の受信部のＳ／Ｐ変換回路およびデマルチプレク
サ回路を可変長シフトレジスタを並列に接続する構成と
し、制御回路により可変長シフトレジスタの段数を制御
できる構成としたので、受信部のどこかの故障により全
チャネルデータの伝送が不能となる事態を防止すること
ができる。さらに、故障チャネルが発生しても他のチャ
ネルに割当てることによって伝送が継続できるといった
効果があり、信頼性を重視するシステムの時分割多重伝
送に有効である。
【図１】本発明に係る時分割多重伝送回路を示すブロッ
ク図である。
ク図である。
【図２】時分割多重化されたシリアルデータのフォーマ
ットの一例を示す図である。
ットの一例を示す図である。
【図３】従来の時分割多重伝送回路の一例を示すブロッ
ク図である。
ク図である。
【図４】図３の受信部の具体例を示すブロック図である
。
。
【図５】図３の受信部の他の具体例を示すブロック図で
ある。
ある。
１ マルチプレクサ回路
２ Ｐ／Ｓ変換回路
３ ドライバー回路
４ レシーバー回路
５ Ｓ／Ｐ変換回路
６ 可変長シフトレジスタ
７ 制御回路
８ 伝送エラー・チェック回路
９ 選択回路
１０ デマルチプレクサ回路
Claims (2)
- 【請求項１】 複数ビットのパラレル・データから成
る多チャネルデータを時分割するマルチプレクサ回路と
、時分割されたパラレル・データをシリアル・データに
変換するＰ／Ｓ変換回路と、シリアル・データを伝送路
へ出力するドライバー回路と、このデータを受信するレ
シーバ回路と、受信したシリアル・データをパラレル・
データに変換するＳ／Ｐ変換回路とを備え、時分割多重
された多チャネルデータを各チャネルに分配する時分割
多重伝送回路において、前記Ｓ／Ｐ変換回路を、各チャ
ネルに対応しうる可変長シフトレジスタ回路を並列に接
続して構成し、この可変長シフトレジスタ回路の段数を
制御する制御回路を備えたことを特徴とする時分割多重
伝送回路。 - 【請求項２】 制御回路は、チャネルの故障を検出す
る伝送エラーチェック回路と、伝送エラーチェック回路
の検出結果に基づいて他のチャネルに割り当てる選択回
路とから構成したことを特徴とする請求項１記載の時分
割多重伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031970A JPH04246938A (ja) | 1991-01-31 | 1991-01-31 | 時分割多重伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031970A JPH04246938A (ja) | 1991-01-31 | 1991-01-31 | 時分割多重伝送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04246938A true JPH04246938A (ja) | 1992-09-02 |
Family
ID=12345812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3031970A Pending JPH04246938A (ja) | 1991-01-31 | 1991-01-31 | 時分割多重伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04246938A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463999B1 (ko) * | 2002-04-30 | 2005-01-03 | 안희자 | 근거리 무선 데이터 통신 서비스 방법 |
-
1991
- 1991-01-31 JP JP3031970A patent/JPH04246938A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463999B1 (ko) * | 2002-04-30 | 2005-01-03 | 안희자 | 근거리 무선 데이터 통신 서비스 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4646286A (en) | Communications system with protection switching and channel identities | |
| KR910001744B1 (ko) | 디지탈 전송 시스템용 멀티 플렉싱 장치 | |
| US5818816A (en) | Communication device for switching connection from a working channel line to a protection channel line and vice versa | |
| EP0269120B1 (en) | Tdma communication system having common time slots for system maintenance | |
| US7042836B2 (en) | Transmitting apparatus | |
| US4837760A (en) | Communications system with protection switching using individual selectors | |
| JPH01157138A (ja) | フレーム同期方式 | |
| US5661720A (en) | Multi-ring network having plural rings connected by node | |
| US20060209679A1 (en) | Transceiver, optical transmitter, port-based switching method, program, and storage medium | |
| JPH04246938A (ja) | 時分割多重伝送回路 | |
| US5187704A (en) | Monitoring method for stand-by circuits suitable for a multiplexing/demultiplexing apparatus | |
| US5473597A (en) | Test circuit of multiplex equipment | |
| CA1237502A (en) | Communications system with protection switching and channel identities | |
| CA1255770A (en) | Communications system with protection switching using individual selectors | |
| JP3050160B2 (ja) | 回線品質監視方式 | |
| JP2620257B2 (ja) | 時分割多重式交換機 | |
| JPH0779321B2 (ja) | フレーム伝送方法 | |
| JP2944490B2 (ja) | 時分割多重化装置のタイムスロット割り付方式 | |
| KR950006602B1 (ko) | 동기식 에드-드롭 전송장치 | |
| EP0400603A2 (en) | Monitoring method for stand-by circuits suitable for a multiplexing/demultiplexing apparatus | |
| JPS63146532A (ja) | 伝送路誤り監視装置 | |
| JPH0813023B2 (ja) | 無線送受信装置 | |
| JPH0126597B2 (ja) | ||
| JPH11252145A (ja) | ループ伝送システムの迂回通信方式 | |
| JPS63103528A (ja) | タイムスロツトアサインテ−ブル切替制御方式 |