JPH04245746A - インテリジェント通信網インタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信媒体にふたつ以上
のノードが接続されてこのノード間でメッセージが伝送
されるシリアル（直列伝送型）通信リンク、特にローカ
ルエリアネットワーク（ＬＡＮＳ）（域内情報通信網）
の分野に関する。

【０００２】

【従来の技術】多くのプロトコルは共通の機能と役割を
有しているが、非常に多数のプロトコルがローカルエリ
アネットワークに使用される。ひとつの共通機能はメッ
セージがひとつのノードから他の一つのノードに送信さ
れる場合、直ちに応答メッセージが受信ノードにより送
信されることである。たとえば、データを含むメッセー
ジがノードに送信され、このデータが正確に受信された
、あるいは受信されなかったことを受信ノードが肯定応
答するという動作がおこなわれる。このようなメッセー
ジは一般に通信網上の大部分のトラフィックを形成して
おり、メッセージの効率的処理により通信網全体の総合
的能率を顕著に改善することができる。

【０００３】ノード間のメッセージ伝送にたいするロー
カルエリアネットワークの動作速度は多数の要因により
決定される。最重要要因は通信媒体上をメッセージが伝
送されるボーレートである。たとえば、他のすべての要
因が等しいとすると、５Ｍｂ／ｓのボーレートで動作す
る通信網は１Ｍｂ／ｓのボーレートで動作する通信網よ
りも５倍早いことになる。しかしながら、通信網の能率
という他のひとつの重要な要因がある。たとえば、通信
網の制御を確保するために必要なプロトコルによりかな
り多くの時間が消費される場合、あるいは情報が全然伝
送されないデッドタイムがかなり多い場合、この通信網
は低いことになる。本発明は、ノードがメッセージを受
信してからこのノードが応答を送信するまで間の遅延時
間、あるいはデッドタイムに関する。

【０００４】

【発明の目的と要約】本発明は通信網にたいするインタ
フェースに関するもので、特に、応答を返すべきメッセ
ージがまだ受信されている間に送信用の応答メッセージ
を準備するインタフェース回路に関する。さらに正確に
は、このインタフェース回路は通信媒体上のメッセージ
の受信並びに送信用のプロトコルマシンとプロトコルマ
シンにより受信中の第一メッセージの制御符号を解析し
、まだ第一メッセージを受信しているプロトコルマシン
にたいして応答第二メッセージを書き込みするインタフ
ェースコントローラ、並びに、第一メッセージが全部受
信されたときエラーが発生しなかったかどうかを決定す
るためデータの完全性（ｉｎｔｅｇｒｉｔｙ）を検査し
、エラーがまったく検出されなかった場合、あらかじめ
決定された遅延時間の後で、プロトコルマシンが第二メ
ッセージを送信できるようにする遅延（ｈｏｌｄｏｆｆ
）タイマとにより構成される。エラーが検出された場合
、ある状況のもとでインタフェースコントローラは第三
メッセージを作成し、プロトコルマシンがこの第三メッ
セージを送信することを可能とする。

【０００５】本発明の一般的目的は、メッセージの受信
と応答メッセージの送信の間のデッドタイムを減少させ
て、通信網の能率を改善しようというものである。イン
タフェースコントローラはメッセージ全体を受信するの
を待つのではなく、応答メッセージを送信しなければな
らないことを示す受信メッセージの最初の制御符号を読
む。インタフェースコントローラは応答メッセージの作
成に移り、第一メッセージがまだ受信中であってもこの
応答メッセージをプロトコルマシンの送信部に書き込む
。結果として、第一メッセージが正確に受信されれば、
プロトコルマシンの送信部は遅延（ｈｏｌｄｏｆｆ）タ
イムにより動作可能とされ、第一メッセージの受信後あ
らかじめ決定された遅延時間の後に第三メッセージが送
信される。第一メッセージが正確に受信されなければ、
インタフェースコントローラはプロトコルマシンの送信
部が動作可能とされる前に応答メッセージを変更しなけ
ればならない。前記手続きの後者の場合、メッセージと
メッセージの間のデッドタイムが増加することになるが
、それが発生することは殆ど無く、通信網の能率に実質
的な効果を及ぼすことはまったく無い。

【０００６】本発明のさらに明確な目的は、第一メッセ
ージの受信完了以前に送信すべき応答メッセージを予測
する機能を備えたインタフェース回路を提供することで
ある。受信メッセージの最初の位置にある制御符号は応
答メッセージが受信ノードにより送信されなければなら
ないことを指定することができる。たとえば、肯定応答
メッセージ付き送信データ（ＳＤＡ）にたいしては、Ｓ
ＤＡメッセージを正確に受信したことを肯定応答するメ
ッセージ（ＡＣＫ）により受信ノードが直ちに応答しな
ければならない。同様に、トークンパッシング通信網の
中でノードがトークンメッセージを受信する場合、後続
ノードにたいして送信待ち行列内のメッセージを送信す
るか、送信待ち行列が空きであれば、このトークンメッ
セージを再送信することによりこのノードは直ちに応答
する。いずれにしても、応答メッセージのタイプが受信
メッセージの制御符号により予測されることができて、
インタフェースコントローラは第一メッセージの受信と
並行して応答メッセージの設定に移ることができる。

【０００７】本発明のさらに正確なもうひとつの目的は
、商業的に入手可能なマイクロコンピュータにインタフ
ェースコントローラの機能を実行させることである。 プログラマブルマイクロコンピュータの使用によつて、
異なるプロトコルを採用する多種類の通信網に使用でき
るインタフェース回路が可能となる。このような汎用装
置はその通信網で使用される特定のプロトコルとなるよ
うにインタフェース回路をカスタム化することができる
。あいにくマイクロコンピュータは多くの用途に対して
十分な早さがあるとは言えないものが多く、マイクロコ
ンピュータによる処理ではメッセージ間の時間間隔が長
くなってしまう。本発明によればマイクロコンピュータ
のすべての、もしくは殆どすべての機能をプロトコルマ
シンと並行して実行できるようになるため、メッセージ
間のデッドタイムの影響を、もしあったとしても最小に
することができる。

【０００８】本発明に関して前述した目的と利点並びに
その他の目的及び利点は以下の説明から明らかになるで
あろう。この説明の中で、発明の一部を形成する添付の
図面について説明し、この図面の中で本発明の最適実施
例が図示される。しかしこの実施例は必ずしも本発明の
全容を示しているとは限らないので、本発明の範囲を説
明するため特許請求の範囲の中で言及される。

【０００９】

【実施例】図１を参照して説明すると、プログラマブル
コントローラ１０はラック１２に収容され、このラック
には複数のプリント回路板モジュールを受け止める一連
のスロットがある。これらの機能モジュールはマザーボ
ードに接続し、このマザーボードはバックプレーン１１
を設置することができるようにラック１２の裏表面に沿
って延びている。このバックプレーン１１には、バック
プレーン１１の導通パタンにより相互に接続される複数
のモジュールコネクタが登載される。バックプレーン１
１は前記モジュールが接続する一連の信号バスを備えて
いる。ラック１２の機械的構造は本発明と同一譲渡人に
譲渡されているアメリカ特許Ｎｏ．　４，７１６，４９
５の中で公開されている。

【００１０】最大４個のリモートＩ／Ｏスキャナモジュ
ール２０がシリアルＩ／Ｏデータリンク１５を介してコ
ントローラ１０と外部リモートＩ／Ｏラック１７のイン
タフェースを司っている。各リモートＩ／Ｏラック１７
には複数のローカルＩ／Ｏモジュール１９があって、こ
のローカルＩ／Ｏモジュールは被制御装置の個別センサ
およびアクチュエータに結合される。ローカルＩ／Ｏモ
ジュール１９は、たとえば直流入出力、交流入出力、ア
ナログ入出力、さらには開ループあるいは閉ループ位置
決めモジュールを形成し含めることができる。リモート
Ｉ／Ｏラック１７には、アメリカ特許Ｎｏ．　４，４１
３，３１９の中で説明されているようなアダプタモジュ
ール１９′もあり、このアダプタモジュール１９′シリ
アル通信網１５に接続しＩ／Ｏモジュール１９と通信網
１５の間のメッセージデータを結合する。

【００１１】システムコントローラ１６はケーブル２２
を介してプログラミング端末装置２４に接続され、この
端末装置はユーザプログラムをプログラマブルコントロ
ーラにロードしその動作を形成するばかりでなく、その
性能をモニタするのに使用される。端末装置２４により
ユーザはシステムの制御プログラムを開発することが可
能である。制御プログラムはプログラマブルコントロー
ラにダウンロードされ、端末装置２４はモニタリングの
続行が必要なければシステムコントローラから切り離さ
れる。またシステムコントローラ１６はケーブル２６を
介してローカルエリアネットワーク２８に接続され、ロ
ーカルエリアネットワーク上でデータおよびプログラミ
ング命令を受信し、同様に状態情報を発行しデータを中
央コンピュータに報告する。これによって製造現場にあ
る複数のプログラマブルコントローラを中央コンピュー
タあるいは中央端末からプログラミングしかつ制御する
ことができる。

【００１２】システムコントローラモジュール１６は本
発明が使用される代表的実施環境である。本モジュール
１６にはプログラマブルコントローラの動作に関する多
くの機能を実行するホストコンピュータの役割をする（
図示されていない）マイクロプロセッサが含まれる。 さらにこのホストプロセッサは本モジュール１６の一部
を形成する通信インタフェース回路を通して一つ以上の
シリアル通信リンクあるいは通信網を介して通信しなけ
ればならない。通信インタフェース回路はメッセージデ
ータの送信および受信に必要な特定の通信網プロトコル
を実行する役割があり、ホストプロセッサは通信インタ
フェース回路を通して通信網とメッセージデータを交換
する。ホストプロセッサはメッセージデータを含めデー
タをメモリから読みとることができる。このメモリは通
信インタフェース回路と共用されホストプロセッサはこ
の共用メモリにデータを書き込むことができる。

【００１３】図２を参照して説明すると、通信インタフ
ェース回路の最適実施例ではホストプロセッサがふたつ
のシリアル通信リンク２５及び２６のいずれかに結合さ
れるように設計されている。ホストプロセッサ（図２に
は示されていない）はホストのデータバス２０３を共用
データバス２０４につなぐ一組の双方向ゲート２０２（
ａ　　ｓｅｔ　　ｏｆ　　ｂｉ−ｄｉｒｅｃｔｉｏｉｎ
ａｌ　　ｇａｔｅ）を通信インタフェース回路に接続す
る。ホストのアドレスバス２０５は１５個のゲート２０
７のセットを通して１５ビットの共用アドレスバス２０
６に結合する。このゲート２０７は低レベル論理信号が
”ｅｎ”制御線２０８を通して受信されたときにデータ
ゲート２０２とともに動作される。ホストプロセッサは
要求（Ｒｅｑｕｅｓｔ）制御線２１５に指令を送りリー
ドおよびライトサイクルを開始し、共用バス２０４およ
び２０５へのアクセスが可能の場合、インタフェース回
路２１０はＤＴＡＣＫ制御線２１６に指令を送りこの要
求に肯定応答する。ホストのリード／ライト制御線２０
９によりデータゲート２０２を通じたデータ転送の方向
が決定される。

【００１４】共用バス２０４および２０６は共用ランダ
ムアクセスメモリ（ＲＡＭ）２１１に接続する。この共
用ＲＡＭ２１１はＷＥ制御線２１２およびＩＣＳ制御線
２１３を通してインタフェース回路２１０により制御さ
れる。またインタフェース回路２１０は共用バス２０４
および２０６に接続しｅｎ制御線を動作してホストプロ
セッサによる共用メモリへのアクセスを可能とする。

【００１５】以下にさらに詳細に説明されるとおり、共
用ＲＡＭ２１１はメッセージデータを含む情報をホスト
プロセッサと通信インタフェース間で交換する役割を担
っている。メッセージデータはホストプロセッサあるい
はインタフェース回路２１０のいずれかによって共用Ｒ
ＡＭに書き込まれることができ、他の装置はこのメッセ
ージデータがあることが報告された後でこれを読むこと
ができる。また以下にさらに詳細に説明されるとおり、
通信インタフェース回路を特定用途むけに構成するデー
タのように、ホストプロセッサと共に正常に動作する通
信インタフェース回路に必要なデータは、共用ＲＡＭ２
１１に格納される。

【００１６】さらに図２を参照して説明すると、インタ
フェース回路２１０は特定用途用集積回路（ＡＳＩＣ）
であって多数の機能を有している。第一に、共用ＲＡＭ
にたいするアクセスを調整し共用ＲＡＭ２１１に対する
読みだし書き込みサイクルを制御する。またメッセージ
データを共用ＲＡＭからＡチャネルトランシーバ２２０
あるいはＢチャネルトランシーバ２２１のいずれかへ渡
し、メッセージデータをＡチャネルトランシーバ２２０
あるいはＢチャネルトランシーバ２２１から共用ＲＡＭ
２１１へ戻す。またインタフェース回路２１０はインタ
フェースコントローラ２２２による共用ＲＡＭ２１１か
らのデータの読み出し並びに共用ＲＡＭへのデータの書
き込みを可能とする。

【００１７】インタフェース回路２１０の動作はインタ
フェースコントローラ２２２により制御される。このイ
ンタフェースコントローラはザイログ社製、モデル「ス
ーパー８」マイクロコンピュータがプログラムされたも
のである。インタフェースコントローラ２２２は８ビッ
トのデータ／アドレスバス２２３、８ビットアドレスバ
ス２２４および一組（ａ　　ｓｅｔ　　ｏｆ）の制御線
を通してインタフェース回路２１０に接続する。バス２
２３および２２４にたいして１６ビットのアドレスが指
定（ａｐｐｌｉｅｄ）されると、ＡＳ制御線２２５に信
号が生起（ａｓｓｅｒｔｅｄ）され、８ビットデータが
バス２２３に送られるとＤＳ制御線２２６に信号が生起
（ａｓｓｅｒｔｅｄ）される。バス２２３上のデータ転
送方向はＲ／Ｗ制御線２２７の論理状態により決定され
る。上記バスおよび制御線はインタフェースコントロー
ラ２２２により駆動されるが、制御線の多くはインタフ
ェース回路により駆動される。これらの制御線にはイン
タフェースコントローラ２２２を待ち状態にするＷＡＩ
Ｔ制御線２２８並びに、一連の割り込み線および２２９
にまとめて示されるフラグ線が含まれる。

【００１８】インタフェースコントローラ２２２はまた
１組の制御線によりホストプロセッサに接続される。こ
れらの制御線にはインタフェースコントローラ２２２に
より制御されホストプロセッサに共用ＲＡＭ内ある種の
データ構造を読むように信号を送る対ホスト割り込み（
ＩＮＴＥＲＲＵＰＴ　　ＴＯ　　ＨＯＳＴ）制御線２３
０が含まれる。同様にホストプロセッサは対コントロー
ラ割り込み（ＩＮＴＥＲＲＵＰＴ　　ＴＯ　　ＣＯＮＴ
ＲＯＬＬＥＲ）制御線２３１を通してインタフェースコ
ントローラ２２２に割り込むことができる。すなわち、
インタフェースコントローラ２２２がホストプロセッサ
からの情報を知るため共用ＲＡＭ２１１を読むようイン
タフェースコントローラ２２２に信号を送る。最後に、
ＴＭＥ制御線２３２はホストプロセッサから制御されイ
ンタフェースコントローラ２２２にたいしてテストモー
ド動作に入るように信号を送る。

【００１９】特に図２および図３を参照して説明すると
、インタフェース回路２１０はトランシーバ２２０およ
び２２１を共用ＲＡＭ２１１に接続させる。チャネルＡ
トランシーバ２２０は線２５０を通してチャネルＡシリ
アルプロトコルマシン２５１に接続され、チャネルＢト
ランシーバ２２１は線２５２を通して、点線２５３で囲
まれたチャネルＢシリアルプロトコルマシンに接続され
る。シリアルプロトコルマシン２５１および２５３は構
造並びに動作において同一である。

【００２０】シリアルプロトコルマシン２５１および２
５３に入出力されるメッセージデータは８ビットデータ
バスおよび８個の双方向データゲート１組を通して共用
ＲＡＭ２１１に結合される。ダイレクトメモリアクセス
（ＤＭＡ）コントロール２５７は１５個のアドレスゲー
ト２５８の１組を通して共用アドレスバス２０６にアド
レスを生成させ、共用ＲＡＭ２１１に入出力するメッセ
ージデータの転送を行う。共用バス２０４および２０６
の制御は、ホストプロセッサ、インタフェースコントロ
ーラ２２２並びにＤＭＡコントロール２５７のＡ，Ｂ両
チャネルからの要求を調整する調整・制御回路（ＡＲＢ
ＩＴＲＡＴＩＯＮ　　ＡＮＤ　　ＣＯＮＴＲＯＬ）２０
６により決定される。

【００２１】図２および図３を参照してさらに説明する
と、インタフェースコントローラバス２２３および２２
４は８個の双方向ゲート２６２の１組および８個のアド
レスゲート２６５の１組を通してインタフェース回路２
１０に接続する。バス２２３上にデータがある場合、Ｄ
Ｓ制御線２２６によって信号が送られると、双方向ゲー
ト２６２は動作可能となりデータはＲ／Ｗ制御線２２７
によって示される方向に送られる。このデータは８ビッ
トデータバス２６３に供給され、他の一組の８個の双方
向データゲート２６４により８ビットデータバス２５５
に結合される。このように、共用ＲＡＭ２１１に入出力
ができるデータはデータバス２６３と結合し、ゲート２
６２を通してインタフェースコントローラ２２２に結合
できることになる。また、インタフェースコントローラ
２２２がＤＭＡコントロールの生成するメモリアドレス
をセットすることを可能とするようバス２６３上のデー
タがＤＭＡコントロール２５７に送られることができる
。バス２６３上のデータは１組のタイマ群２６６および
プロセッサ状態レジスタとも結合される。その結果、各
種ローカルエリアネットワークに特定するタイミング条
件に合わせてシリアルプロトコルマシン２５１および２
５３の構成を司るタイマ群２６６にインタフェースコン
トローラ２２２がデータを書き込むことができる。

【００２２】タイマ２６６の要素のひとつは８ビットの
数で、前のメッセージが受信されるか送信される後にビ
ット数の時間のあいだ送信器が動作遅延されることを指
定する。以下このタイマを遅延タイマと呼ぶ。

【００２３】インタフェースコントローラ２２２は他の
機能を実行していながらインタフェース回路２１０を制
御することもできる。またインタフェースコントローラ
２２２はインタフェース回路２１０の状態を調べるため
に、必要な場合はいつでもプロセッサ状態レジスタを読
むことができる。プロセッサ状態レジスタの内容は表Ａ
に示される。

【表１】プロセッサ状態レジスタ １ビット　　　　　　有効マンチェスター信号使用可１
ビット　　　　　　キャリア検出 １ビット　　　　　　障害検出 ４ビット　　　　　　受信先入れ先出し方式（ＦＩＦＯ
）メモリ満杯状態 ３ビット　　　　　　パケットに先だって送信されたプ
リアンブルフラグの数 １ビット　　　　　　送信器ビジー １ビット　　　　　　受信機ビジー 受信器状態（ｓｙｎｄｒｏｍｅ）レジスター　　−　　
マイクロプロセッサへの不良パケット割り込みの原因 受信ＦＩＦＯオーバフロー マンチェスター符号消失 短すぎるパケット 長すぎるパケット 受信メッセージ中断 ＣＲＣ不良 空き受信ＦＩＦＯメモリからの読みだし送信器状態（ｓ
ｙｎｄｒｏｍｅ）レジスター　　−送信ＦＩＦＯメモリ
アンダフロ（空き） メッセージのタイミング不良によるオープンフラグの送
信数超過 満杯送信ＦＩＦＯメモリへの書き込み

【００２４】インタフェースコントローラ２２２が自身
のＡＳ制御線２２５により指示されてバス上のアドレス
を活性化（ＡＳＳＥＲＴ）するとき、このアドレスはア
ドレスラッチ２７０にラッチされる。続いて、アドレス
の上位８ビットがバス２２４に送られた（ＡＳＳＥＲＴ
ＥＤ）とき、完全な１６ビットアドレスがアドレスバス
２７１にあたえられる。このアドレスはデータバス２６
３に接続されている装置の一つを動作可能とするためデ
コーダ２７２により復号される。また、共用ＲＡＭ２１
１がアドレス指定されれば、デコーダ２７２は調整・制
御回路２６０にたいする要求を生成し、インタフェース
コントローラ２２２のための待ち合わせ信号（ｗａｉｔ
　　ｓｉｇｎａｌ）制御線２２８を通してプロセッサイ
ンタフェースコントローラ２６７によりつくられる。ア
クセスできる場合、この待ち合わせ信号は消去され、イ
ンタフェースコントローラ２２２がつくったアドレスが
ゲート２５８を通して共用アドレスバス２０６と結合さ
れるよう、アドレスゲート２７３が動作可能とされる。

【００２５】上述したバス及びゲートを通して、インタ
フェースコントローラ２２２は共用ＲＡＭ２１に完全に
アクセスすることができ、このＲＡＭを介してホストプ
ロセッサと情報を交換することができる。またインタフ
ェースコントローラ２２２はシリアルプロトコルマシン
２５１および２５３の動作を構成し、制御するとともに
その動作をモニタすることができる。

【００２６】図３を参照してさらに説明すると、シリア
ルプロトコルマシン２５１および２５３は、シリアルプ
ロトコルマシンが接続される各種ローカルエリアネット
ワークで使用されるビット型プロトコル構造体（ｂｉｔ
　　ｏｒｉｅｎｔｅｄ　　ｐｒｏｔｏｃｏｌ　　ｓｔｒ
ｕｃｔｕｒｅ）を処理する。シリアルプロトコルマシン
はＨＤＬＣエンジンと呼ばれ、シリアルフォーマットの
ローカルエリアネットワークプロトコルによりパケット
情報を送受する。各シリアルプロトコルマシンは各種フ
ラグ、ゼロ挿入および削除ならびにＣＲＣ検査とＣＲＣ
符号の発生機能を備えている。各シリアルプロトコルマ
シン２５１および２５３はマンチェスタ符号デコーダ３
００で受信された全データバイトを受信ＦＩＦＯメモリ
（ｒｅｃｅｉｖｅ　　ＦＩＦＯ　　ｍｅｍｏｒｙ）２８
０に送る受信部と送信ＦＩＦＯメモリ（ｔｒａｎｓｍｉ
ｔ　　ＦＩＦＯ　　ｍｅｍｏｒｙ）２８１にロードされ
た全データバイトをマンチェスター符号エンコーダ３０
１を通して送信する送信部とに分割される。

【００２７】受信部の動作は各機能要素に接続している
受信コントロール３０２によりおこなわれる。マンチェ
スタ符号デコーダ３００を通してデータパケットが受信
されると、このデータパケットは直並列変換回路３０４
により８ビットのデータバイトに変換されこのデータバ
イトは受信ＦＩＦＯメモリ２８０に格納される。パケッ
トをクローズするフラグの前の２バイトは巡回冗長検査
（ＣＲＣ）用数字であって、この数字がＣＲＣ検査回路
３０５でつくられた数字と比較される。これらの数字が
同一であれば、データパケットが正確に伝送され、この
パケットは受信ＦＩＦＯメモリ２８０に渡される。デー
タパケットが受信されたことを示すためにインタフェー
スコントローラ２２２（図２）の割り込みが発生する。 ＣＲＣバイトが伝送誤りを示していれば、ＣＲＣ検査回
路３０５はインタフェースコントローラ２２２にたいす
る割り込みを発生し、受信器状態（ｓｙｎｄｒｏｍｅ）
レジスターの中にエラービットをセットしてインタフェ
ースコントローラ２２２にたいして障害のあったことを
報告する。

【００２８】送信部の動作は各機能要素に接続する送信
コントロール３０６によりおこなわれる。送信部はイン
タフェースコントローラ２２２の指示により送信ＦＩＦ
Ｏメモリ２８１に格納されているデータメッセージを送
信する。受信状態ビットが何もセットされておらず送信
遅延タイマが動作中でなければ、送信器はマンチェスタ
ー符号エンコーダ３０１を通してデータパケットのプリ
アンブルビットの送信を自動的に開始し、ついでデータ
バイトが送信ＦＩＦＯメモリ２８１から読み出され並直
列変換回路３０７に供給（ａｐｐｌｉｅｄ）される。デ
ータはシリアルビットストリームに変換され送信用マン
チェスター符号エンコーダ３０１に供給される。ＣＲＣ
数字発生回路３０８は送信したデータパケットの全ビッ
トをモニタし、最終ビットが送信が完了したときにＣＲ
Ｃ数字発生回路３０８は１６ビットのＣＲＣ数字を生成
する。上述した通り、データパケットが他の端末で受信
された場合にデータパケットの完全性を検査するために
この数字が使用される。

【００２９】上述の通り、データ構造は共用ＲＡＭ２１
１に格納される。このデータ構造によって、通信インタ
フェース回路は、接続する特定のホストプロセッサに適
合し、このホストプロセッサとメッセージデータを交換
することが可能となる。図４で図示されているものが格
納されたこれらのデータ構造体であり、以下に詳細に説
明される。

【００３０】特に図４を参照して説明すると、共用ＲＡ
Ｍはデータをセグメントに分けて格納する。第一セグメ
ント３５０は方式決定セグメント（ｎｇｏｔｉａｔｉｏ
ｎｓｅｇｍｅｎｔ）であって、電源投入時にホストと通
信インタフェース回路間の通信方式の特性を決定するた
めに使用される３２バイトのデータが含まれる。

【００３１】第２セグメントは識別セグメント（ｉｄｅ
ｎｔｉｆｉｃａｔｉｏｎｓｅｇｍｅｎｔ）３５２であっ
て、通信インタフェース回路のシリーズ番号およびテレ
ビジョン番号を示す情報が含まれる。第三セグメント３
５１はセグメントディレクトリであって、共用ＲＡＭ２
１１内の各セグメントの開始アドレス、各セグメントの
規模、セグメントのタイプおよびセグメントの例により
構成されるセグメント記述子の配列が含まれる。セグメ
ントディレクトリ３５１は共用ＲＡＭ２１１内の他のセ
グメントにたいするインデックスである。以下に示すタ
イプのセグメントがある。 ０　　−　　方式決定セグメント １　　−　　セグメントディレクトリ ２　　−　　識別セグメント ４　　−　　チャネルセグメント ５　　−　　プロセッサ間ハンドシェイクフラグ６　　
−　　選択セグメント この例（ｉｎｓｔａｎｃｅ）は特殊なタイプのセグメン
トの数を示している。たとえば、最適実施例にはふたつ
のチャネルセグメント３５５および３５６があるが、こ
のふたつはこの例の番号０及び１のセグメントによって
識別される。

【００３２】ディレクトリセグメント３５１に続いてハ
ンドシェークセグメント３５４があり、チャネル当たり
８個の８ビット語を共用ＲＡＭ２１１中に占有する。ハ
ンドシェークセグメント３５４には、ホストからインタ
ーフェースコントローラ２２２に対する割り込みに関連
するフラグを格納する４個の語並びにインタフェースコ
ントローラ２２２からホストに対する割り込みに関連す
るフラグを格納する４個の語が含まれる。

【００３３】図４を参照してさらに説明すると、共用Ｒ
ＡＭ２１１内の次の２個のセグメントには、インタフェ
ース回路のＡチャネル及びＢチャネルを通して送られる
メッセージに関するデータを格納される。より正確には
、セグメント３５５には、チャネルＡを通る通信に関係
するＦＩＦＯメモリ、メッセージヘッダー、バッファヘ
ッダー並びにバッファが格納され、セグメント３５６に
はチャネルＢを通る通信に関係する同様なデータ構造体
が格納される。セグメント３５５および３５６は同じも
のなので、一方だけについて詳細に説明される。

【００３４】図５を参照して説明すると、共用ＲＡＭ２
１１を介してホストインタフェースコントローラ２２２
間で運ばれる各メッセージは、ひとつのメッセージヘッ
ダー、ひとつ以上のバッファヘッダー及び各バッファヘ
ッダーに関するデータバッファにより構成される。制限
無しのメッセージヘッダー（ｆｒｅｅ　　ｍｅｓａｇｅ
ｈｅａｄｅｒ）は３７８によりデータ構造の結合セット
（ａ　　ｌｉｎｋｅｄ　　ｓｅｔ）として図示され、ま
た各メッセージヘッダーに以下次に示す情報、すなわち
：次ポインタ（ＮＥＸＴ）　　　　　　　　−　　この
メッセージに関する次バッファヘッダーに対するポイン
タ、サービス（ＳＥＲＶＩＣＥ）　　　　　　　−　　
このメッセージにより実行されるサービス、 優先順位（ＰＲＩＯＲＩＴＹ）　　　　　　−　　プロ
トコルがサポートする各種優先順位のうちのこのメッセ
ージの優先順位、送信結果（ＳＴＡＴＵＳ）　　　　　
　　　　　　　−　　送信の結果、０：到達確認 １：不到達確認 ２：到達確認不可 ３：不到達確認不可 エラーコード（ＲＥＡＳＯＮ）　　　　−　　障害原因
を示すエラーコード、 あて先アドレスカウント（ＤＥＳＴＩＮＡＴＩＯＮ　Ａ
ＤＤＲＥＳＳ　ＣＯＵＮＴ）　−　　あて先アドレスに
要したバイト数、あて先通信網アドレス（ＤＥＳＴＩＮ
ＡＴＩＯＮ　ＮＥＴＷＯＲＫ　ＡＤＤＲＥＳＳ）　−　
　このメッセージのあて先、 発信元アドレスカウント（ＳＯＵＲＣＥ　ＡＤＤＲＥＳ
Ｓ　ＣＯＵＮＴ）−発信元アドレスを定義するのに要し
たバイト数、発信元通信網アドレス（ＳＯＵＲＣＥ　Ｎ
ＥＴＷＯＲＫ　ＡＤＤＲＥＳＳ）−　　このメッセージ
の発信元、 サービスアクセスポイントタイプ（ＳＡＰ　ＴＹＰＥ）
−　　このメッセージに使用されているサービスアクセ
スポイントのタイプ、 ＤＳＡＰ　　　　　　　　　　　　　　　　−　　あて
先サービスアクセスポイント番号、 ＳＳＡＰ　　　　　　　　　　　　　　　　−　　発信
元サービスアクセスポイント番号、 バッファヘッダーポインタ（ＢＵＦＦＥＲ　ＨＥＡＤＥ
Ｒ　ＰＯＩＮＴＥＲ）−　　このメッセージに関連する
第一バッファヘッダーのアドレス、および タグ（ＴＡＧ）　　　　　　　　　　　　　　　−　　
ユーザが定義するフィールド が格納される。

【００３５】バッファヘッダーは図５の３７９にデータ
構造の結合セットとして示される。各バッファヘッダー
には以下に示す情報、すなわち： 次ポインタ（ＮＥＸＴ）　　　　　　　　−　　このメ
ッセージに関する次バッファヘッダーに対するポインタ
、データ（ＤＡＴＡ）　　　　　　　　　　　　−　　
このバッファヘッダーに関するバッファに対するポイン
タ、およびサイズ（ＳＩＺＥ）　　　　　　　　　　　
　−　　関連バッファ内のデータバイトの数 が格納される。バッファは３８０に示され、各バッファ
はバッファヘッダー３７９のひとつに関連する連続バイ
ト列である。ホストあるいはインタフェースコントロー
ラ２２２のいずれかによりメッセージを形成することが
できる。メッセージデータをデータバッファに格納し関
連するバッファヘッダー３７９と結合することにより、
このメッセージはひとつ以上のデータバッファ３８０に
より構成される。このようにしてこのバッファヘッダー
３７９の結合リスト内の第一バッファヘッダーの識別を
おこなうメッセージヘッダー３７８が形成される（ｆｏ
ｒｍｅｄ）。

【００３６】さらに図５について説明すると、ホストが
メッセージを作成すれば、矢印線３８２により示される
ように、要求ＦＩＦＯメモリ（ＲＥＱＵＥＳＴ　　ＦＩ
ＦＯ）３８１内にあるこのメッセージ用のヘッダーにた
いしてひとつのポインタを格納する。要求ＦＩＦＯメモ
リ３８１は、以下に示す情報が先行して格納されている
ポインタの配列であり、この情報には、 次格納場所（ＮＥＸＴ　ＩＮ）　　　　　−　　メッセ
ージヘッダーポインタが格納されるＦＩＦＯメモリで次
回使用可能な位置にたいするホストインデックス、 次メッセージポインタ（ＮＥＸＴ　ＯＵＴ）−　　読み
出され処理される次メッセージポインタにたいするイン
タフェースコントローラインデックス、 ＷＲＡＰ　　ＭＡＳＫ　　　　　　−　　（本フィール
ドを使用してふたつのインデックスが循環（ｗｒａｐ）
する）フィールド、および 番号（ＮＵＭＢＥＲ）　　　　　　　　　　　　−　　
本ＦＩＦＯメモリで使用される割り込みフラグビット番
号 が格納されている。

【００３７】インタフェースコントローラ２２２が割り
込みを受けると、矢印線３８３に示されるように。要求
ＦＩＦＯメモリから次メッセージポインタを読み出し、
メッセージを形成するために指定されたメッセージヘッ
ダー３７８とバッファヘッダー３７９により指定される
関連データ３８０を読み出す。矢印線３８５で示される
ように、インタフェースコントローラは確認ＦＩＦＯメ
モリ（ＣＯＮＦＩＲＭＦＩＦＯ）３８４に同一メッセー
ジヘッダーを書き込むことによってメッセージが受信さ
れ処理されたことを確認（ｃｏｎｆｉｒｍ）する。ＦＩ
ＦＯメモリ３８４の構造はＦＩＦＯメモリ３８１と同様
であり、ホストが割り込みを受けると、矢印線３８６で
示されるように、確認ＦＩＦＯメモリ３８４から次メッ
セージヘッダーを読み出す。つぎに、ホストは指定され
たメッセージヘッダーを共用ＲＡＭ２１１から読み出し
、作成したメッセージが処理されたことを確認する。

【００３８】同様なデータ構造はインタフェースコント
ローラ２２２により作成されたメッセージにたいして存
在する。さらに図５について説明すると、インタフェー
スコントローラ２２２は通信網上のメッセージを受信す
ると、前記メッセージを共用ＲＡＭ２１１の使用可能な
バッファ３８０に格納し、メッセージヘッダーを使用可
能なメッセージヘッダー３７８に格納する。次にインタ
フェースコントローラ２２２は、矢印線３３８で示され
るように、指定ＦＩＦＯメモリ（ＩＮＤＩＣＡＴＥ　　
ＦＩＦＯ）３８７のメッセージヘッダーにポインタを格
納し、ホストに割り込みをかける。ホストプロセッサは
、矢印線３８９で示されるように、指定ＦＩＦＯメモリ
３８７内の次ポインタを読み出し、ヘッダーとメッセー
ジデータが共用ＲＡＭ２１１から読み出される。次に、
ホストプロセッサは、矢印線３９１で示されるように、
同一ポインタを受領ＦＩＦＯメモリ（ＡＣＣＥＰＴ　　
ＦＩＦＯ）３９０に書き込み、インタフェースコントロ
ーラ２２２に割り込みをかける。インタフェースコント
ローラ２２２は、矢印線３９２で示されるように、受領
ＦＩＦＯメモリ３９０からこのポインタを読みだし、ホ
ストによりメッセージが受け取られたことを確認する。

【００３９】共用ＲＡＭ２１１（図４）内のチャネルセ
グメント３５５および３５６もまた通信網管理機能に関
するデータ構造を格納する。これらデータ構造体は、上
記説明の通り動作する（図面には示されていない）４個
の管理ＦＩＦＯメモリ（ｍａｎａｇｅｍｅｎｔ　　ＦＩ
ＦＯ）、関連するメッセージヘッダー、バッファヘッダ
ーおよびバッファにより構成される。また、ホストとイ
ンタフェースコントローラ２２２が管理ＦＩＦＯメモリ
を支援する事を可能とするハンドシェイクセグメント３
５４内には４個の管理用割り込みフラグがある。

【００４０】上述の通り、インタフェースコントローラ
２２２の主たる機能は共用ＲＡＭ２１１とインタフェー
ス回路２１０間でメッセージを中継することである。イ
ンタフェースコントローラ２２２は自身の内部にある読
み出し専用メモリ（図面には示されていない）に記憶さ
れたプログラムの命令により本機能並びにその他の機能
を実行する。これらのプログラムは割り込みにより駆動
され、制御線２３１を通してホストから割り込みを受け
ると実行されるサービスルーチンとインタフェース回路
２１０のＡチャネルおよびＢチャネルから割り込みを受
けると実行される多数のサービスルーチンにより構成さ
れる。しかし、インタフェースコントローラ２２２によ
り実行される主プログラムは図６に示されるものであっ
て、以下に詳細に説明のされる。

【００４１】図６について特に述べると、インタフェー
スコントローラ２２２が電源投入あるいは機械的にリセ
ットされると、処理ブロック４００で示される一群の命
令により診断機能が実行される。たとえば、共用ＲＡＭ
２１１の完全性が検査される。これに続いて、処理ブロ
ック４０１で示される一群の命令が実行されインタフェ
ースコントローラ２２２とホストが共用ＲＡＭ２１１を
通した相互間の通信方式を決定するためパラメータ群を
設定（ｎｅｇｏｔｉａｔｅ）する。

【００４２】パラメータの設定に続いて、処理ブロック
４０２で示されるようにふたつのチャネルのそれぞれが
構成される。各物理チャネルはあらかじめ定義されたア
クセスおよびプロトコルが選択されるように初期設定さ
れているが、これ以外の選択をすることもできる。より
正確には、共用ＲＡＭ２１１の各チャネルセグメント３
５５および３５６の内部にはホストにより読み出される
ことができ、さらに初期値とは異なる動作パラメータを
選択するのに使用される選択セグメント（ｓｅｌｅｃｔ
　　ｓｅｇｍｅｎｔｓ）（図示されていない）がある。 例を挙げて説明すると、各チャネルは４種類のアクセス
タイプ、すなわち、（１）　ローカルエリアネットワー
ク上の稼動中（ａｃｔｉｖｅ）ノード、（２）　ローカ
ルエリアネットワーク上の休止中（ｉｎａｃｔｉｖｅ）
ノード、（３）　シリアルＩ／Ｏリンク上のスキャナあ
るいはアダプタ、あるいは（４）ふたつのローカルエリ
アネットワーク間のブリッジにたいするアクセスタイプ
のどれか一つに設定されることができる。各アクセスタ
イプを用いて、ホストにより選択されることができる各
種プロトコルを定義するメニューがあり、選択できるプ
ロトコルのそれぞれにプロトコルにたいする動作パラメ
ータ（すなわち、ボーレート、パリティ等）の値が付与
されることができる。各チャネルの構成が完了すると、
チャネルは動作可能、あるいはオンライン状態になる。

【００４３】図６についてさらに述べると、構成が完了
した後、各物理チャネルは交互にサービスを受ける。こ
れは４０３で示されるように、チャネル状態語（ｃｈａ
ｎｎｅｌ　　ｃｏｎｔｅｘｔ）を切り替えるサブルーチ
ンをコールすることにより達成される。この状態語スイ
ッチ（ｃｏｎｔｅｘｔ　　ｓｗｉｔｃｈ）はマイクロコ
ンピュータのレジスタの値を退避して他のチャネル用の
レジスタ値をロードすることに関係（ｉｎｖｏｌｖｅｓ
）している。判断ブロック（ｄｅｃｉｓｉｏｎ　　ｂｌ
ｏｃｋ）４０４で検査がおこなわれチャネルが動作可能
であるかが判定され、ついで判断ブロック４０５で検査
がおこなわれ、インタフェース回路２１０により共用Ｒ
ＡＭ２１１に入メッセージ（ｉｎｃｏｍｉｎｇ　　ｍｅ
ｓｓａｇｅ）が書き込みされていなかったか判定される
。Ｙ（ｅｓ）であれば、処理ブロック４０６で示される
ように、メッセージヘッダー３７８が作成され、メッセ
ージヘッダー３７８のポインタが指定ＦＩＦＯメモリ３
８７の次エントリに格納される。処理ブロック４０７で
示されるように、次にハンドシェイクセグメントの正し
いフラグが立てられ（ｔｏｇｇｌｅｄ）入メッセージを
処理する（ｔｏ　　ｓｅｒｖｉｃｅ）ためにホストに割
り込みがかけられる。

【００４４】判断ブロック４０５で判定された結果入メ
ッセージがなければ、送信のためにメッセージはホスト
により共用ＲＡＭ２１１に転送されてしまったのかどう
かを判定するため判断ブロック４０８で検査がおこなわ
れる。Ｙの場合、処理ブロック４０９で示されるように
、要求ＦＩＦＯメモリ３８１内のポインタが読まれ指定
されたメッセージヘッダー３７８、バッファヘッダー３
７９およびバッファ３８０が共用ＲＡＭ２１１からチャ
ネルの送信ＦＩＦＯメモリ２８１に転送される。次に同
一メッセージヘッダーポインタが共用ＲＡＭ２１１内の
確認ＦＩＦＯメモリに書き込まれ、前記メッセージが処
理されたことを示すために処理ブロック４１０でホスト
が割り込みを受ける。

【００４５】ふたつのチャネル間で切り替えられる状態
語を持つこのプログラムを通して、インタフェースコン
トローラ２２２は絶えずふたつのチャネル間を循環する
。この結果、どちらのチャネルで受信されたメッセージ
もホストに転送され、ホストから受信されたメッセージ
は送信されるため正しいシリアルリンクに転送される。

【００４６】メッセージを受信、送信できる最高速度は
主としてインタフェースコントローラ２２２がその機能
を実行する速度によって決定される。インタフェースコ
ントローラ２２２が実行されるべき機能を予測し、イン
タフェース回路２１０の動作と並行してこれらの機能を
実行できるようにすることが本発明の重要な目的である
。

【００４７】図７にＳＤＡメッセージの受信とそれに続
くＡＣＫまたはＮＡＫ応答メッセージの送信によりこの
関係が図示される。図３および図７を参照して説明する
と、ＳＤＡメッセージはフラグ（ＦＬＡＧ）バイトおよ
びあて先コード（ＤＥＳＴ）の前に２個のプリアンブル
バイト（Ｐ）を持っている。このメッセージの第一メッ
セージが直並列変換回路３０４により並列化されると、
直並列変換回路３０４は受信コントロール３０２および
プロセッサインタフェースコントロール２６７に信号を
送る。受信コントロール３０２はあて先コード並びに全
後続コード及びメッセージ内のデータを受信ＦＩＦＯメ
モリ２８０に転送することにより応答する。

【００４８】あて先コードに応じて、プロセッサインタ
フェースコントロール２６７は、時間ｔ１　で制御線２
２９の一つを通してメッセージ割り込み要求のスタート
を生成する。以下に説明されるとおり、インタフェース
コントローラ２２２（図２）は、ブロック４１１に示さ
れるように、ｔ１　からｔ２　の時間内に多くの機能を
実行することにより、この割り込みに応答する。これら
の機能には、ＤＭＡコントロール２５７が入メッセージ
を受信ＦＩＦＯメモリ２８０から共用ＲＡＭ２１１（図
２）内のメッセージバッファへ転送し送信ＦＩＦＯメモ
リ２８１内にＡＣＫメッセージを形成することを可能と
することが含まれる。通常、これらの機能は入ＳＤＡメ
ッセージがまだ受信されている間に実行され、インタフ
ェースコントローラ２２２はスタートオブメッセージ割
り込み（ｓｔａｒｔ　　ｏｆ　　ｍｅｓｓａｇｅ　　ｉ
ｎｔｅｒｒｕｐｔ）の処理をエンドオブメッセージ（ｅ
ｎｄ　　ｏｆ　　ｍｅｓｓａｇｅ）を受信する前に完了
する。

【００４９】さらに図３および図７を参照して説明する
と、ＳＤＡメッセージのデータフィールドの末尾には、
ＣＲＣ検査回路３０５に送られる２個のＣＲＣバイトが
ある。時間ｔ３　でＣＲＣ検査回路３０５はこれらのＣ
ＲＣバイトおよび、メッセージデータが受信されたとき
ＣＲＣ検査回路３０５が計算したＣＲＣバイトを既知の
定数と比較して、どちらかの数字に誤りが生じなかった
かどうかを判定する。フラグバイトが受信された後、時
間ｔ４　において、ＣＲＣ検査回路は受信状態レジスタ
２６８内の”ＣＲＣ不良”ビツトをセットまたはリセッ
トし、再度インタフェースコントローラ２２２に割り込
みをかけるためプロセッサインタフェースコントロール
２６７へ信号を送る。時間ｔ４において、送信コントロ
ール３０６はメッセージの末尾が正しく受信されたとい
う信号を受け、遅延タイマをプリセットする。後でこの
遅延タイマがタイムアウトすると応答メッセージが送信
される。

【００５０】以下さらに詳細に説明されるとおり、時間
ｔ４　におけるエンドオブメッセージ（ｅｎｄ−ｏｆ−
ｍｅｓｓａｇｅ）割り込みに続いて、ブロック４１２で
示されるとおり、インタフェースコントローラ２２２は
多数の機能を実行する。最も重要なことは、前記メッセ
ージが正しく受信されたかどうかを判定するために受信
状態レジスタ２６８内のＣＲＣ不良ビットをインタフェ
ースコントローラ２２２が検査することである。正しく
受信されていればインタフェースコントローラ２２２は
受信メッセージの処理を完了するが、ＣＲＣが不良であ
れば誤りの生じた不良メッセージをクリヤし他のエラー
回復手続きを実行する。インタフェースコントローラ２
２２が発する要求に依存して、このエンドオブメッセー
ジ割り込みのサービスルーチン４１２は時間ｔ６　で遅
延タイマのタイムアウト以前に完了されることも、時間
６　を越えて継続実行されることも可能である。先の段
階で送信用に準備された応答メッセージは、インタフェ
ースコントローラ２２２の状態に関係なく時間ｔ６　で
送信が開始される。その結果、インタフェースコントロ
ーラ２２２は時間制限付き（ｔｉｍｅ−ｃｒｉｔｉｃａ
ｌ）機能を時間ｔ１　からｔ２　の時間間隔の初期段階
で実行するので、メッセージ間の時間間隔はインタフェ
ースコントローラ２２２により遅延されることなく、シ
ステムが正常動作しているときはこのフレーム間時間間
隔は一定に保たれる。

【００５１】上に示した通り、インタフェースコントロ
ーラ２２２はメッセージがＡまたはＢチャネルのいずれ
かで受信される都度２回割り込みをうける。これらの割
り込みに対応して実行されるプログラムは図８および図
９に示され、詳細に説明されるであろう。

【００５２】特に図８を参照して説明すると、処理ブロ
ック５００で、インタフェースコントローラはチャネル
ＡまたはチャネルＢのいずれかで受信されるメッセージ
を待っている。インタフェース回路２１０は、メッセー
ジが受信されるときあるいは”通信網機能せず”（ｎｅ
ｔｗｏｒｋ　　ｄｅａｄ）タイマがタイムアウトすると
きのどちらかで、コントローラ２２２に割り込みをかけ
、コントローラ２２２はタイマ群２６６が割り込みの原
因であるのかどうかを判定するためにタイマ群２６６を
判断ブロック５０１で調査する。タイマ２６６が割り込
みの原因であれば、処理ブロック５０２で示されるよう
に、クレームトークン（ｃｌａｉｍ　　ｔｏｋｅｎ）手
続きが開始され、それ以外の場合は入メッセージが検出
される。

【００５３】ＤＥＳＴ、ＣＮＴＲＬおよびＳＲＣＥバイ
トにより構成されるメッセージヘッダーは処理ブロック
５０３で受信され、ＣＮＴＲＬバイトは判断ブロック５
０４でメッセージがＳＤＡメッセージであるかどうかを
判定するために調査される。Ｙであれば、入ＳＤＡメッ
セージの全体が受信される前であってもコントローラ２
２２は応答ＡＣＫメッセージの設定を開始する。これは
処理ブロック５０５で、入ＳＤＡメッセージからのＤＥ
ＳＴおよびＳＲＣＥバイトを用いてＡＣＫメッセージを
送信ＦＩＦＯメモリに書き込みする事によって達成され
る。次に５０６でＤＭＡコントロール２５７が入ＳＤＡ
メッセージを受信ＦＩＦＯメモリ２８０から共用ＲＡＭ
２１１へ転送を開始するように設定され、コントローラ
２２２は５０７で待ち合わせ状態となっている。

【００５４】判断ブロック５０８で、受信メッセージが
トークンパスであると判定されると、同様な処理が実施
される。第一に、メッセージの送信準備が完了している
かどうか判定するために判断ブロック５０９で判定され
、Ｙであれば、ブロック５１０で正しいメッセージヘッ
ダーが送信ＦＩＦＯメモリ２８１に書き込まれ、ブロッ
ク５１１で、このメッセージデータを送信ＦＩＦＯメモ
リ２８１へ転送するようにＤＭＡコントロール２５７が
設定される。このステップはトークンパスメッセージの
残り部分がまだ受信中に実行され、次にコントローラ２
２２は処理ブロック５１２でインタフェース回路２１０
からのエンドオブメッセージ割り込みを待つ。送信すべ
きメッセージが一つもなければ、コントローラ２２２は
、処理ブロック５１３で送信ＦＩＦＯメモリ２８１にト
ークンパスメッセージを書き込み、ブロック５１４でエ
ンドオブメッセージ割り込みを待つ。

【００５５】特に図９を参照して説明すると、ＳＤＡメ
ッセージの受信後にエンドオブメッセージ割り込みが発
生すると、コントローラ２２２は判断ブロック５２０で
プロセッサ状態レジスタ２６８を検査し、ＣＲＣ検査が
良好であったかどうか判定する。Ｙであれば、インタフ
ェース回路２１０は、送信ＦＩＦＯメモリ２８１に前に
書かれていたＡＣＫメッセージの送信をすでに開始して
おり、コントローラ２２２がしなければならないことは
、有効なメッセージが共用ＲＡＭ２１１内で使用可能で
あることを処理ブロック５２１でホストに報告すること
である。ＣＲＣが不良であれば、インタフェース回路２
１０は送信ＦＩＦＯメモリ２８１内のＡＣＫメッセージ
をＮＡＫメッセージに変更し、コントローラ２２２は受
信メッセージをクリヤするため判断ブロック５２０で分
岐し、処理ブロック５２２でプロセッサ状態レジスタ内
のＣＲＣフラグをリセットする。いずれの場合でも、次
にシステムは他の受信メッセージを待つために処理ブロ
ック５００（図８）に復帰（ｌｏｏｐｓ　　ｂａｃｋ）
する。

【００５６】図９をさらに参照して説明すると、トーク
ンパスメッセージを受信した後、エンドオブメッセージ
割り込みが発生すると、メッセージが送信されることに
なっていたかどうかに依存して、このＣＲＣフラグは判
断ブロック５２３または５２４で検査される。Ｙの場合
、インタフェース回路２１０はすでにこのメッセージの
送信をすでに開始しており、コントローラ２２２は処理
ブロック５２５で応答ＡＣＫメッセージの受信を待つ。 ＡＣＫメッセージが受信されると、最初にブロック５２
６でこのＡＣＫメッセージのヘッダーが受信され、コン
トローラ２２２は、条件に合致し処理ブロック５２７を
送信ＦＩＦＯメモリ２８１に書き込まれるトークンパス
メッセージの形成を開始する。次にコントローラ２２２
は処理ブロック５２８でＡＣＫエンドオブメッセージ割
り込みを待つことになり、判断ブロック５２９でこのメ
ッセージのＣＲＣバイトが検査される。Ｙの場合、イン
タフェース回路２１０はこのトークンパスメッセージの
送信をすでに開始しており、処理ブロック５３０でこの
メッセージが送信され肯定応答を送ったことをホストに
報告する。次にコントローラ２２２は他のメッセージの
受信を待つために処理ブロック５３１で通信網をモニタ
ーしている。判断ブロック５３２における判定として、
プリセットされたタイムアウト時間内にメッセージがひ
とつも受信されなければ、処理ブロック５３３で前記ト
ークンパスメッセージが再送される。このトークンが正
常に（ｓｕｃｃｅｓｓｆｕｌｌｙ）通過されたとき、シ
ステムは受信メッセージを処理するために処理ブロック
５０３（図８）に復帰する。

【００５７】トークンメッセージが正常に受信されたが
、送信待ちのメッセージが無い場合、コントローラ２２
２は判断ブロック５２４（図９）で分岐する。この場合
、インタフェース回路はすでに応答トークンパスメッセ
ージを送信しており、上記説明のとおりにメッセージを
送信するためコントローラ２２２は新しいトークンホル
ダーを待っている。

【００５８】本技術に精通した人々にとつては、本発明
の実施方法を明確にするため、図８および図９の中で説
明されるシステムは単純化されたシステムであるという
ことは明かであるに違いない。たとえば、図８の処理ブ
ロック５３５に一般的に示されるように、他の多くの形
式のメッセージが受信され処理されることができる。ま
たトークンパスのリトライ処理は図９のブロック５３３
として簡単に示されているが、指定された回数のリトラ
イの後にエラー回復処理が開始されるということが理解
される。

【図面の簡単な説明】

【図１】本発明を採用したプログラマブルコントローラ
システムの外観図。

【図２】図１のプログラマブルコントローラに使用され
るインタフェース回路のブロック図。

【図３】図２の回路の一部を形成するインタフェース回
路の回路構成図。

【図４】図２の回路の一部を形成する共用ＲＡＭのメモ
リマップを示す図。

【図５】図４のメモリマップの一部を形成するチャネル
ＡおよびチャネルＢセグメントに格納されるデータ構造
体の図的表示。

【図６】図４のインタフェースコントローラによって実
行される主プログラムのフローチャートを示す図。

【図７】メッセージの受信および応答メッセージの送信
を示すグラフ図。

【図８】図２のインタフェースコントローラによって実
行される割り込みサービスルーチンのフローチャートを
示す図。

【図９】図２のインタフェースコントローラによって実
行される割り込みサービスルーチンのフローチャートを
示す図。

【符号の説明】

１０　　プログラマブルコントローラ １１　　バックプレーン １２　　ラック １４　　電源モジュール １５　　シリアル通信網／リンク １６　　システムコントローラ １７　　外部リモートＩ／Ｏラック １８　　プログラム実行プロセッサモジュール１９　　
ローカルＩ／Ｏラック １９′　　アダプタモジュール ２０　　リモートＩ／Ｏスキャナ ２４　　プログラミング端末装置 ２５　　ケーブル（シリアル通信リンク）２６　　ケー
ブル（シリアル通信リンク）２８　　ケーブル（ローカ
ルエリアネットワーク）２００　　同軸ケーブル（本文
には説明なし）２０１　　同軸ケーブル（本文には説明
なし）２０２　　双方向ゲート ２０３　　ホストのデータバス ２０４　　共用データバス ２０５　　ホストのアドレスバス ２０６　　共用アドレスバス ２０７　　１５ビットゲート ２０８　　”ｅｎ”制御線 ２０９　　ホストのリード／ライト制御線２１０　　イ
ンタフェース回路 ２１１　　共用ＲＡＭ ２１２　　ＷＥ制御線 ２１３　　ＩＣＳ制御線 ２１５　　ＲＥＱＵＥＳＴ（要求）制御線２１６　　Ｄ
ＴＡＣＫ（データ応答）制御線２２０　　Ａチャネルト
ランシーバ ２２１　　Ｂチャネルトランシーバ ２２２　　インタフェースコントローラ２２３　　８ビ
ットデータ／アドレスバス（インタフェースコントロー
ラバス） ２２４　　８ビットアドレスバス ２２５　　ＡＳ制御線 ２２６　　ＤＳ制御線 ２２７　　Ｒ／Ｗ制御線 ２２８　　ＷＡＩＴ制御線 ２２９　　割り込み制御線 ２３０　　ＩＮＴＥＲＲＵＰＴ　ＴＯ　ＨＯＳＴ　（対
ホスト割り込み）制御線 ２３１　　ＩＮＴＥＲＲＵＰＴ　ＴＯ　ＣＯＮＴＲＯＬ
ＬＥＲ　（対コントローラ割り込み）制御線 ２３２　　ＴＭＥ　ＴＥＳＴ（テストモード指示）制御
線２５０　　Ａチャネルトランシーバ・インタフェース
間接続線 ２５１　　Ａチャネルプロトコルマシン２５２　　Ｂチ
ャネルトランシーバ・インタフェース間接続線 ２５３　　Ｂチャネルプロトコルマシン２５５　　８ビ
ットデータバス ２５６　　８ビット双方向ゲート ２５７　　ＤＭＡコントロール ２５８　　１５ビットアドレスゲート ２６０　　調整・制御回路 ２６２　　８ビット双方向ゲート ２６３　　８ビットデータバス ２６４　　８ビット双方向ゲート ２６５　　８ビットアドレスゲート ２６６　　タイマ群 ２６７　　プロセッサインタフェースコントローラ２６
８　　プロセッサ状態レジスタ ２７０　　アドレスラッチ ２７１　　プロセッサアドレスバス ２７２　　プロセッサアドレスデコーダ２７３　　アド
レスゲート ２８０　　受信ＦＩＦＯメモリ ２８１　　送信ＦＩＦＯメモリ ３００　　マンチェスター符号デコーダ３０１　　マン
チェスター符号エンコーダ３０２　　受信コントロール ３０３　　アドレス確認回路 ３０４　　直並列変換回路 ３０５　　ＣＲＣ検査回路 ３０６　　送信コントロール ３０７　　並直列変換回路 ３０８　　ＣＲＣ数字発生回路 ３５０　　方式決定セグメント ３５１　　セグメントディレクトリ ３５２　　識別セグメント ３５４　　ハンドシェークセグメント ３５５　　Ａチャネルセグメント ３５６　　Ｂチャネルセグメント ３７８　　メッセージヘッダー ３７９　　バッファヘッダー ３８０　　バッファ ３８１　　要求ＦＩＦＯメモリ ３８２　　情報の流れを示す矢印線 ３８３　　情報の流れを示す矢印線 ３８４　　確認ＦＩＦＯメモリ ３８５　　情報の流れを示す矢印線 ３８６　　情報の流れを示す矢印線 ３８７　　指定ＦＩＦＯメモリ ３８８　　情報の流れを示す矢印線 ３８９　　情報の流れを示す矢印線 ３９０　　受領ＦＩＦＯメモリ ３９１　　情報の流れを示す矢印線 ３９２　　情報の流れを示す矢印線 ４００　　診断処理ブロック ４０１　　パラメータ設定処理ブロック４０２　　チャ
ネル構成処理ブロック ４０３　　チャネル状態語スイッチサブルーチン呼出処
理ブロック ４０４　　チャネル動作状態判断ブロック４０５　　メ
ッセージ受信状態判断ブロック４０６　　ヘッダー作成
・ポインタ格納判断ブロック４０７　　ホスト割り込み
処理ブロック４０８　　要求ＦＩＦＯメモリ内メッセー
ジ確認判断ブロック ４０９　　対送信ＦＩＦＯメモリメッセージ転送処理ブ
ロック ４１０　　メッセージ書き込み・ホスト割り込み処理ブ
ロック ４１１　　割り込み応答機能実行ブロック４１２　　エ
ンドオブメッセージ割り込みサービスルーチン実行処理
ブロック５ ００　　待ち合わせ処理ブロック ５０１　　タイムアウト状態判断ブロック５０２　　ク
レームトークン処理ブロック５０３　　メッセージヘッ
ダー処理ブロック５０４　　ＳＤＡメッセージ判断ブロ
ック５０５　　ＡＣＫメッセージ書き込み処理ブロック
５０６　　ＤＭＡ起動処理ブロック ５０７　　エンドオブメッセージ待ち合わせ処理ブロッ
ク５０８　　トークンパス識別判断ブロック５０９　　
メッセージ送信準備判断ブロック５１０　　メッセージ
ヘッダー書き込み処理ブロック５１１　　ＤＭＡ起動処
理ブロック ５１２　　エンドオブメッセージ割り込み待ち合わせ処
理ブロック ５１３　　トークンパスメッセージ書き込み処理ブロッ
ク５１４　　エンドオブメッセージ割り込み待ち合わせ
処理ブロック ５２０　　受信メッセージ良否判断ブロック５２１　　
受信メッセージ・ホスト報告処理ブロック５２３　　受
信トークン良否判断ブロック５２４　　受信トークン良
否判断ブロック５２５　　ＡＣＫメッセージ受信待ち合
わせ処理ブロック５２６　　ＡＣＫメッセージ受信処理
ブロック５２７　　トークンパスメッセージ書き込み処
理ブロック５２８　　エンドオブメッセージ割り込み待
ち合わせ処理ブロック ５２９　　正常受信確認判断ブロック ５３０　　メッセージ送信ホスト報告処理ブロック５３
１　　スタートオブメッセージ待ち合わせ処理ブロック

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　通信網の通信媒体への接続に使用され
   るインタフェース回路において、メッセージの受信のた
   めに通信媒体に接続している受信部とメッセージを送信
   するため通信媒体に接続されている送信部とを有するプ
   ロトコルマシンと、プロトコルマシンに接続されていて
   、（ａ）　　　プロトコルマシンの受信部によりメッセ
   ージが受信されたとき、第一メッセージの制御符号を解
   析する手段と、 （ｂ）　　　プロトコルマシンが第一メッセージの受信
   を継続中にプロトコルマシンの送信部に応答第二メッセ
   ージを書き込む手段と、 （ｃ）　　　第一メッセージが完全に受信されたときに
   エラーが生じなかったか判定するため、第一メッセージ
   の完全性を検査する手段と、 （ｄ）　　　エラーが検出されなければ、受信された第
   一メッセージを処理する手段、および （ｅ）　　　エラーが検出されれば、エラー回復手続き
   を制御する手段 とで構成されるインタフェースコントローラと、第一メ
   ッセージを正しく受信した後、プリセットされた時間間
   隔を置いて第二メッセージを送信するように動作する前
   記プロトコルマシンの送信部とにより構成される組み合
   わせを有することを特徴とする前記インタフェース回路
   。
2. 【請求項２】　　請求項１に記載のインタフェース回路
   において、前記インタフェースコントローラがプログラ
   マブルマイクロコンピュータであることを特徴とする前
   記インタフェース回路。
3. 【請求項３】　　請求項２に記載のインタフェース回路
   において、エラー回復処理を制御する前記手段が、第三
   メッセージを形成する手段と、プロトコルマシンの送信
   部に前記第二メッセージの代わりに前記第三メッセージ
   を書き込む手段により構成されることを特徴とする前記
   インタフェース回路。
4. 【請求項４】　　請求項１に記載のインタフェース回路
   において、 （ａ）　　　プロトコルマシンに接続され、プロトコル
   マシンにより受信されるメッセージを格納するための共
   用メモリ、および （ｂ）　　　前記受信メッセージにエラーが検出されな
   い場合、受信されたメッセージを共有メモリから読み出
   すことができることをホストプロセッサに対して信号す
   る手段を備えているインタフェースコントローラを有す
   ることを特徴とする前記インタフェース回路。