JPH04239918A - 中央処理装置 - Google Patents
中央処理装置Info
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- JPH04239918A JPH04239918A JP669591A JP669591A JPH04239918A JP H04239918 A JPH04239918 A JP H04239918A JP 669591 A JP669591 A JP 669591A JP 669591 A JP669591 A JP 669591A JP H04239918 A JPH04239918 A JP H04239918A
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- Japan
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- instruction
- stage
- branch
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- Pending
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- 238000012545 processing Methods 0.000 title claims abstract description 23
- 238000006073 displacement reaction Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000012805 post-processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は中央処理装置に関し、特
にパイプラインの処理方式に対して分岐命令処理の高速
化をはかった中央処理装置に関する。
にパイプラインの処理方式に対して分岐命令処理の高速
化をはかった中央処理装置に関する。
【０００２】
【従来の技術】従来の分岐命令の高速化には、例えばＣ
ＩＳＣでは分岐予測方式、ＲＩＳＣでは分岐予測方式や
ディレイド・ブランチ方式等が代表的なものとしてあげ
られる。
ＩＳＣでは分岐予測方式、ＲＩＳＣでは分岐予測方式や
ディレイド・ブランチ方式等が代表的なものとしてあげ
られる。
【０００３】
【発明が解決しようとする課題】分岐予測方式は、命令
フェッチの段階で分岐先の命令をほとんど遅れなく命令
デコードステージに供給する方式で、性能的には非常に
優れたものである。しかし、キャッシュと同様に、分岐
命令のアドレスを格納するアソシアティブメモリと分岐
先アドレス等を格納するデータメモリとが必要で、ハー
ドウェアの大幅な増加となる。また、分岐予測ヒットし
なかった場合の後処理にかなりの時間を要する。更にデ
ィレイド・ブランチ方式はコンパイラに大きな負担を強
いるという課題を持っている。
フェッチの段階で分岐先の命令をほとんど遅れなく命令
デコードステージに供給する方式で、性能的には非常に
優れたものである。しかし、キャッシュと同様に、分岐
命令のアドレスを格納するアソシアティブメモリと分岐
先アドレス等を格納するデータメモリとが必要で、ハー
ドウェアの大幅な増加となる。また、分岐予測ヒットし
なかった場合の後処理にかなりの時間を要する。更にデ
ィレイド・ブランチ方式はコンパイラに大きな負担を強
いるという課題を持っている。
【０００４】
【課題を解決するための手段】本発明の中央処理装置は
、メモリから転送された命令列を格納する命令バッファ
と、現在デコード中の命令の番地を示すプログラムカウ
ンタとを有し、前記命令バッファから取り出した命令の
デコードを行う命令デコードステージと、多入力加算器
を有し前記命令デコードステージの指示によりオペラン
ドのアドレス計算を実行するアドレス計算ステージとを
含んで成るパイプライン方式の中央処理装置において、
デコードしている命令が分岐命令か否かに拘らず、デコ
ードされている命令がＰＣ相対アドレッシングの分岐命
令であればそのディスプレースメント部が格納されてい
るべき前記命令バッファ内の場所から、命令列を命令デ
コード処理と並行して常時取り出して前記アドレス計算
ステージに転送する第１の手段と、現在デコード中の命
令がアドレス計算を必要とするか否かの情報を生成し、
さらに既情報を前記アドレス計算ステージに転送する第
２の手段とを有する命令デコードステージと、前記第２
の手段によりアドレス計算の必要のない命令であること
を通知されると、前記加算器に前記命令デコードステー
ジのプログラムカウンタと前記第１の手段により転送さ
れた既命令列を加算させる第３の手段とを有すると共に
、分岐命令の一つ前の命令がオペランドアドレス計算を
必要とせず、かつ、前記分岐命令のアドレッシングがＰ
Ｃ相対である場合は、前記分岐命令が前記命令デコード
ステージで処理されているのと同時に、並行して分岐先
アドレスを計算するアドレス計算ステージとを備えて構
成される。
、メモリから転送された命令列を格納する命令バッファ
と、現在デコード中の命令の番地を示すプログラムカウ
ンタとを有し、前記命令バッファから取り出した命令の
デコードを行う命令デコードステージと、多入力加算器
を有し前記命令デコードステージの指示によりオペラン
ドのアドレス計算を実行するアドレス計算ステージとを
含んで成るパイプライン方式の中央処理装置において、
デコードしている命令が分岐命令か否かに拘らず、デコ
ードされている命令がＰＣ相対アドレッシングの分岐命
令であればそのディスプレースメント部が格納されてい
るべき前記命令バッファ内の場所から、命令列を命令デ
コード処理と並行して常時取り出して前記アドレス計算
ステージに転送する第１の手段と、現在デコード中の命
令がアドレス計算を必要とするか否かの情報を生成し、
さらに既情報を前記アドレス計算ステージに転送する第
２の手段とを有する命令デコードステージと、前記第２
の手段によりアドレス計算の必要のない命令であること
を通知されると、前記加算器に前記命令デコードステー
ジのプログラムカウンタと前記第１の手段により転送さ
れた既命令列を加算させる第３の手段とを有すると共に
、分岐命令の一つ前の命令がオペランドアドレス計算を
必要とせず、かつ、前記分岐命令のアドレッシングがＰ
Ｃ相対である場合は、前記分岐命令が前記命令デコード
ステージで処理されているのと同時に、並行して分岐先
アドレスを計算するアドレス計算ステージとを備えて構
成される。
【０００５】
【実施例】図１に本発明の実施例を示す。点線で囲まれ
た部分Ａは命令デコードステージであり、点線で囲まれ
た部分Ｂはアドレス計算ステージである。
た部分Ａは命令デコードステージであり、点線で囲まれ
た部分Ｂはアドレス計算ステージである。
【０００６】命令デコードステージＡには、メモリから
転送された命令列を格納する命令バッファ１と、命令バ
ッファ１から命令を取り出し整列させるアライナ部２と
、アライナ部２で整列された命令のオペコードを入力と
してアドレス計算ステージＢにアドレス計算のための複
数個ある制御信号３００を出力する命令デコーダ４と、
現在本ステージで処理中の命令の番地を格納しているプ
ログラムカウンタ３とがある。また、制御信号１００は
、現在命令デコードステージＡで処理されている命令が
アドレス計算を必要としない場合にアクティブになる制
御線で、命令デコードステージＡでの処理が終了すると
同時にフリップフロップ６にセットされ、アドレス計算
ステージＢに渡される。
転送された命令列を格納する命令バッファ１と、命令バ
ッファ１から命令を取り出し整列させるアライナ部２と
、アライナ部２で整列された命令のオペコードを入力と
してアドレス計算ステージＢにアドレス計算のための複
数個ある制御信号３００を出力する命令デコーダ４と、
現在本ステージで処理中の命令の番地を格納しているプ
ログラムカウンタ３とがある。また、制御信号１００は
、現在命令デコードステージＡで処理されている命令が
アドレス計算を必要としない場合にアクティブになる制
御線で、命令デコードステージＡでの処理が終了すると
同時にフリップフロップ６にセットされ、アドレス計算
ステージＢに渡される。
【０００７】アドレス計算ステージＢには、アドレス計
算のための２入力の加算器９と、加算器９の入力を選択
するセレクタ７と、加算器９の出力を保持するアドレス
レジスタ１０と、制御信号３００を保持するレジスタ８
とがある。５は汎用レジスタであり、アドレス計算にお
けるベースとインデックスとをそれぞれバス４００とバ
ス５００とを通じてセレクタ７に供給する。
算のための２入力の加算器９と、加算器９の入力を選択
するセレクタ７と、加算器９の出力を保持するアドレス
レジスタ１０と、制御信号３００を保持するレジスタ８
とがある。５は汎用レジスタであり、アドレス計算にお
けるベースとインデックスとをそれぞれバス４００とバ
ス５００とを通じてセレクタ７に供給する。
【０００８】セレクタ７にはプログラムカウンタ値、ベ
ース値、インデックス値、さらにディスプレースメント
値２００が供給されている。アドレス計算はそれらの値
の組合せ加算であり、その組合せを指定するのが制御信
号３０１である。制御信号３０１は、制御信号３００を
命令デコードステージＡでの処理が終了すると同時にレ
ジスタ８に格納したあとの信号である。セレクタ７は制
御信号３０１の指示に従って上記４つのデータから必要
なものを選択し、加算器９に供給する。
ース値、インデックス値、さらにディスプレースメント
値２００が供給されている。アドレス計算はそれらの値
の組合せ加算であり、その組合せを指定するのが制御信
号３０１である。制御信号３０１は、制御信号３００を
命令デコードステージＡでの処理が終了すると同時にレ
ジスタ８に格納したあとの信号である。セレクタ７は制
御信号３０１の指示に従って上記４つのデータから必要
なものを選択し、加算器９に供給する。
【０００９】図２の分図（Ａ）は分岐命令とロード命令
の命令フォーマットの例を示したものである。分岐命令
は３バイト、ロード命令は４バイト長の命令であり、両
者とも１バイトのオペコードＰと２バイトのディスプレ
ースメントＤｉｓｐを持つ。しかし、図２の分図（Ｂ）
のロード命令の命令フォーマットの方はオペコードＰと
ディスプレースメントＤｉｓｐの間に１バイトのアドレ
ッシング指定フィールドがあるので、両者のディスプレ
ースメントＤｉｓｐ位置は１バイトずれる。命令語中の
ディスプレースメントの位置が上記２通りしかないもの
とすると、アライナ部２を通貨後のディスプレースメン
トの位置は２〜４バイト目であるので、バス２００は２
〜４バイト目の計３バイトをセレクタ７に転送する。
の命令フォーマットの例を示したものである。分岐命令
は３バイト、ロード命令は４バイト長の命令であり、両
者とも１バイトのオペコードＰと２バイトのディスプレ
ースメントＤｉｓｐを持つ。しかし、図２の分図（Ｂ）
のロード命令の命令フォーマットの方はオペコードＰと
ディスプレースメントＤｉｓｐの間に１バイトのアドレ
ッシング指定フィールドがあるので、両者のディスプレ
ースメントＤｉｓｐ位置は１バイトずれる。命令語中の
ディスプレースメントの位置が上記２通りしかないもの
とすると、アライナ部２を通貨後のディスプレースメン
トの位置は２〜４バイト目であるので、バス２００は２
〜４バイト目の計３バイトをセレクタ７に転送する。
【００１０】図３はセレクタ７の内部を示すブロック図
である。図中２０は３バイトのレジスタであり、命令デ
コードステージＡからバス２００により転送されたディ
スプレースメントを格納する。３０はアドレス計算ステ
ージＢで処理中の命令の番地を示すプログラムカウンタ
であり、命令デコードステージＡの処理完了と同時にプ
ログラムカウンタ３の内容がセットされる。
である。図中２０は３バイトのレジスタであり、命令デ
コードステージＡからバス２００により転送されたディ
スプレースメントを格納する。３０はアドレス計算ステ
ージＢで処理中の命令の番地を示すプログラムカウンタ
であり、命令デコードステージＡの処理完了と同時にプ
ログラムカウンタ３の内容がセットされる。
【００１１】ＡＳは４入力１出力のマルチプレクサであ
り、ＢＳは３入力１出力のマルチプレクサである。セレ
クト信号Ａ０はアライナ部２から転送される３バイトデ
ータの上位２バイトをレジスタ２０を介さず直接に加算
器９に入力するパスであり、本発明の特徴である分岐命
令の分岐先アドレス計算を、命令デコードと並行して行
える時に選択される。セレクト信号Ａ１はレジスタ２０
の上位２バイトを加算器９の入力にするパスであり、分
岐命令の分岐先アドレス計算を命令デコードと並行して
行えず（つまり、ひとつ前の命令によるアドレス計算の
必要がある場合）、通常のタイミングで分岐先アドレス
計算を行うときに選択される。セレクト信号Ａ２はレジ
スタ２０の下位バイトを加算器９の入力にするパスであ
り、分岐命令以外の命令で、かつディスプレースメント
加算を行うときに選択される。セレクト信号Ａ３はイン
デックス値を加算器９に入力するパスであり、インデッ
クス加算を行うときに選択される。
り、ＢＳは３入力１出力のマルチプレクサである。セレ
クト信号Ａ０はアライナ部２から転送される３バイトデ
ータの上位２バイトをレジスタ２０を介さず直接に加算
器９に入力するパスであり、本発明の特徴である分岐命
令の分岐先アドレス計算を、命令デコードと並行して行
える時に選択される。セレクト信号Ａ１はレジスタ２０
の上位２バイトを加算器９の入力にするパスであり、分
岐命令の分岐先アドレス計算を命令デコードと並行して
行えず（つまり、ひとつ前の命令によるアドレス計算の
必要がある場合）、通常のタイミングで分岐先アドレス
計算を行うときに選択される。セレクト信号Ａ２はレジ
スタ２０の下位バイトを加算器９の入力にするパスであ
り、分岐命令以外の命令で、かつディスプレースメント
加算を行うときに選択される。セレクト信号Ａ３はイン
デックス値を加算器９に入力するパスであり、インデッ
クス加算を行うときに選択される。
【００１２】セレクト信号Ｂ０は命令デコードステージ
Ａで処理中の命令の番地（プログラムカウンタ３の値）
を加算器９に入力するパスであり、本発明の特徴である
分岐命令の分岐先アドレス計算を命令デコードと並行し
て行える時に選択される。セレクト信号Ｂ０はアドレス
計算ステージで処理中に命令の番地（プログラムカウン
タ３０の値）を加算器９に入力するパスであり、ＰＣ相
対のアドレス計算を行うときに選択される。セレクト信
号Ｂ２はベース値を加算器９に入力するパスであり、ベ
ース値を加算する必要があるときに選択される。
Ａで処理中の命令の番地（プログラムカウンタ３の値）
を加算器９に入力するパスであり、本発明の特徴である
分岐命令の分岐先アドレス計算を命令デコードと並行し
て行える時に選択される。セレクト信号Ｂ０はアドレス
計算ステージで処理中に命令の番地（プログラムカウン
タ３０の値）を加算器９に入力するパスであり、ＰＣ相
対のアドレス計算を行うときに選択される。セレクト信
号Ｂ２はベース値を加算器９に入力するパスであり、ベ
ース値を加算する必要があるときに選択される。
【００１３】制御線１０１がアクティブである時は、セ
レクト信号Ａ０とＢ０が選択されるように論理回路を組
む。そうすると、マルチプレクサＡＳにおいては分岐命
令のディスプレースメントが選択され、マルチプレクサ
ＢＳにおいてはプログラムカウントが選択されて、分岐
先アドレスが求められる。この分岐先アドレスは、命令
デコードステージＡにおいて命令をデコードした結果、
ＰＣ相対の分岐命令であれば直ちにアドレス変換ステー
ジに転送され、そうでなければ無視される。
レクト信号Ａ０とＢ０が選択されるように論理回路を組
む。そうすると、マルチプレクサＡＳにおいては分岐命
令のディスプレースメントが選択され、マルチプレクサ
ＢＳにおいてはプログラムカウントが選択されて、分岐
先アドレスが求められる。この分岐先アドレスは、命令
デコードステージＡにおいて命令をデコードした結果、
ＰＣ相対の分岐命令であれば直ちにアドレス変換ステー
ジに転送され、そうでなければ無視される。
【００１４】図４および図５に本発明の効果をタイムチ
ャートで示す。図中のＤ，Ｔ，Ｐ，Ｅはパイプラインの
各ステージを表す。Ｄは命令デコードステージ、Ａはア
ドレス計算ステージ、Ｔはアドレス変換ステージ、Ｐは
オペランドリードステージ（または分岐先命令のフェッ
チ）、Ｅは演算実行ステージである。通常のパイプライ
ン処理は前のステージでの処理が終了したら次のステー
ジでの処理が開始される。例えば命令デコードステージ
Ｄの処理が終わるとアドレス計算ステージＡの処理が開
始される。
ャートで示す。図中のＤ，Ｔ，Ｐ，Ｅはパイプラインの
各ステージを表す。Ｄは命令デコードステージ、Ａはア
ドレス計算ステージ、Ｔはアドレス変換ステージ、Ｐは
オペランドリードステージ（または分岐先命令のフェッ
チ）、Ｅは演算実行ステージである。通常のパイプライ
ン処理は前のステージでの処理が終了したら次のステー
ジでの処理が開始される。例えば命令デコードステージ
Ｄの処理が終わるとアドレス計算ステージＡの処理が開
始される。
【００１５】図４は分岐命令Ｉ１の１つ前の命令Ｉ０が
オペランドアドレス計算の必要な場合であり、このとき
は通常のパイプライン処理どうり、分岐命令Ｉ１のアド
レス計算のタイミングＡ１は命令デコードステージでの
処理Ｄ１が終了したあとである。図５は分岐命令Ｉ１ａ
の１つ前の命令Ｉ０ａがオペランドアドレス計算の不要
な命令の場合であり、このときは制御線１００が命令Ｉ
０ａの命令デコードステージで処理されているときに１
Ｔ（制御線の命令継続時間）間アクティブとなり、それ
を受けて制御線１０１が１Ｔ後にアクティブになる。制
御線１０１がアクティブになると、アドレス計算ステー
ジでは、命令Ｉ１ａが命令デコードステージで処理され
るのと同じタイミングで分岐先アドレスを計算し、もし
命令Ｉ１ａがＰＣ相対の分岐命令だったならば、アドレ
ス計算ステージで計算した結果を次のステージであるア
ドレス変換ステージへ転送する。これにより結果的に分
岐先命令を図４の場合に比べて１Ｔ早くフェッチするこ
とができる。
オペランドアドレス計算の必要な場合であり、このとき
は通常のパイプライン処理どうり、分岐命令Ｉ１のアド
レス計算のタイミングＡ１は命令デコードステージでの
処理Ｄ１が終了したあとである。図５は分岐命令Ｉ１ａ
の１つ前の命令Ｉ０ａがオペランドアドレス計算の不要
な命令の場合であり、このときは制御線１００が命令Ｉ
０ａの命令デコードステージで処理されているときに１
Ｔ（制御線の命令継続時間）間アクティブとなり、それ
を受けて制御線１０１が１Ｔ後にアクティブになる。制
御線１０１がアクティブになると、アドレス計算ステー
ジでは、命令Ｉ１ａが命令デコードステージで処理され
るのと同じタイミングで分岐先アドレスを計算し、もし
命令Ｉ１ａがＰＣ相対の分岐命令だったならば、アドレ
ス計算ステージで計算した結果を次のステージであるア
ドレス変換ステージへ転送する。これにより結果的に分
岐先命令を図４の場合に比べて１Ｔ早くフェッチするこ
とができる。
【００１６】
【発明の効果】以上説明したように本発明は、分岐命令
の一つ前の命令がオペランドアドレス計算を必要とせず
、かつ、前記分岐命令のアドレッシングがＰＣ相対であ
る場合は、アドレス計算ステージにおける分岐先アドレ
ス計算を通常より１Ｔ早く行うことができるので、分岐
先命令のフェッチの高速化が計れる。
の一つ前の命令がオペランドアドレス計算を必要とせず
、かつ、前記分岐命令のアドレッシングがＰＣ相対であ
る場合は、アドレス計算ステージにおける分岐先アドレ
ス計算を通常より１Ｔ早く行うことができるので、分岐
先命令のフェッチの高速化が計れる。
【００１７】分岐命令はＣＩＳＣまたはＲＩＳＣの何れ
の場合でも命令フォーマットは単純で、しかもアドレッ
シングはほとんどＰＣ相対である。本発明はこの特徴に
注目して、少ないハードウェア量で分岐命令の高速化を
実現するものである。分岐命令の高速化は、分岐命令を
早く取り出すことの他に、こちらの問題の方がより重大
かも知れないが、フラグハザードの早期解決がある。し
かし、フラグハザード自体の早期解決は基本的にはコン
パイラの協力が必要で、ハード側では逆に、ハザードが
解決するまでの間、分岐命令の後続命令または分岐先命
令をどこまで処理しておくかという問題になる。これか
らも分岐先命令を早く取り出すことは必要不可欠だとい
える。また、無条件分岐命令の場合は、フラグハザード
の問題は関係ないので分岐先命令を早く取り出すことが
そのまま性能向上に直結する。
の場合でも命令フォーマットは単純で、しかもアドレッ
シングはほとんどＰＣ相対である。本発明はこの特徴に
注目して、少ないハードウェア量で分岐命令の高速化を
実現するものである。分岐命令の高速化は、分岐命令を
早く取り出すことの他に、こちらの問題の方がより重大
かも知れないが、フラグハザードの早期解決がある。し
かし、フラグハザード自体の早期解決は基本的にはコン
パイラの協力が必要で、ハード側では逆に、ハザードが
解決するまでの間、分岐命令の後続命令または分岐先命
令をどこまで処理しておくかという問題になる。これか
らも分岐先命令を早く取り出すことは必要不可欠だとい
える。また、無条件分岐命令の場合は、フラグハザード
の問題は関係ないので分岐先命令を早く取り出すことが
そのまま性能向上に直結する。
【図１】本発明の一実施例の構成を示すブロック図。
【図２】命令フォーマットの説明図。
【図３】セレクタの内部を示すブロック図。
【図４】本実施例の効果を示すタイムチャート。
【図５】本実施例の効果を示すタイムチャート。
１ 命令バッファ
２ アライナ部
３ プログラムカウンタ
４ 命令デコーダ
５ 汎用レジスタ
６ フリップフロップ
７ セレクタ
８ レジスタ
９ 加算器
１０ アドレスレジスタ
２０ レジスタ
３０ プログラムカウンタ
１００ 制御線
１０１ 制御線
２００ バス
３００ 制御信号
３０１ 制御信号
４００ バス
５００ バス
６００ バス
ＡＳ マルチプレクサ
ＢＳ マルチプレクサ
Ａ０〜Ａ３ セレクト信号
Ｂ０〜Ｂ２ セレクト信号
Claims (1)
- 【請求項１】 メモリから転送された命令列を格納す
る命令バッファと、現在デコード中の命令の番地を示す
プログラムカウンタとを有し、前記命令バッファから取
り出した命令のデコードを行う命令デコードステージと
、多入力加算器を有し前記命令デコードステージの指示
によりオペランドのアドレス計算を実行するアドレス計
算ステージとを含んで成るパイプライン方式の中央処理
装置において、デコードしている命令が分岐命令か否か
に拘らず、デコードされている命令がＰＣ相対アドレッ
シングの分岐命令であればそのディスプレースメント部
が格納されているべき前記命令バッファ内の場所から、
命令列を命令デコード処理と並行して常時取り出して前
記アドレス計算ステージに転送する第１の手段と、現在
デコード中の命令がアドレス計算を必要とするか否かの
情報を生成し、さらに既情報を前記アドレス計算ステー
ジに転送する第２の手段とを有する命令デコードステー
ジと、前記第２の手段によりアドレス計算の必要のない
命令であることを通知されると、前記加算器に前記命令
デコードステージのプログラムカウンタと前記第１の手
段により転送された既命令列を加算させる第３の手段と
を有すると共に、分岐命令の一つ前の命令がオペランド
アドレス計算を必要とせず、かつ、前記分岐命令のアド
レッシングがＰＣ相対である場合は、前記分岐命令が前
記命令デコードステージで処理されているのと同時に、
並行して分岐先アドレスを計算するアドレス計算ステー
ジとを備えて成ることを特徴とする中央処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP669591A JPH04239918A (ja) | 1991-01-24 | 1991-01-24 | 中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP669591A JPH04239918A (ja) | 1991-01-24 | 1991-01-24 | 中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239918A true JPH04239918A (ja) | 1992-08-27 |
Family
ID=11645477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP669591A Pending JPH04239918A (ja) | 1991-01-24 | 1991-01-24 | 中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239918A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005311295A (ja) * | 2004-03-26 | 2005-11-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1991
- 1991-01-24 JP JP669591A patent/JPH04239918A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005311295A (ja) * | 2004-03-26 | 2005-11-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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