JPH04238576A - 遅延シミュレーション方式 - Google Patents
遅延シミュレーション方式Info
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- JPH04238576A JPH04238576A JP3006295A JP629591A JPH04238576A JP H04238576 A JPH04238576 A JP H04238576A JP 3006295 A JP3006295 A JP 3006295A JP 629591 A JP629591 A JP 629591A JP H04238576 A JPH04238576 A JP H04238576A
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Links
- 238000004088 simulation Methods 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 claims description 11
- 238000004458 analytical method Methods 0.000 claims description 8
- 230000004913 activation Effects 0.000 description 8
- 230000001934 delay Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は論理回路の遅延シミュレ
ーション方式に関し、特にクリティカルパスを求める遅
延シミュレーション方式に関する。
ーション方式に関し、特にクリティカルパスを求める遅
延シミュレーション方式に関する。
【０００２】
【従来の技術】従来、この種のクリティカルパスの遅延
を求める方法には、論理回路上のＦ／Ｆ−Ｆ／Ｆ間ある
いはＩ／Ｏピン−Ｆ／Ｆ間あるいはＩ／Ｏピン間（以後
、総称してパスと呼ぶ）について、その間にあるパス上
のすべての素子遅延及び配線遅延を計算し、その結果を
基にクリティカルパスの遅延を求めるといった、パス解
析法と呼ばれる方式が提案されている。
を求める方法には、論理回路上のＦ／Ｆ−Ｆ／Ｆ間ある
いはＩ／Ｏピン−Ｆ／Ｆ間あるいはＩ／Ｏピン間（以後
、総称してパスと呼ぶ）について、その間にあるパス上
のすべての素子遅延及び配線遅延を計算し、その結果を
基にクリティカルパスの遅延を求めるといった、パス解
析法と呼ばれる方式が提案されている。
【０００３】また、遅延シミュレーションを利用して求
める方式も提案されている。例えば、セレクティブトレ
ース方式あるいはタイムマッピング方式を用いた方式で
は、論理回路素子の遅延情報に基づいて回路動作をシミ
ュレーションし、パス上の入力が変化してから出力が変
化するまでの時間で遅延を計算している。
める方式も提案されている。例えば、セレクティブトレ
ース方式あるいはタイムマッピング方式を用いた方式で
は、論理回路素子の遅延情報に基づいて回路動作をシミ
ュレーションし、パス上の入力が変化してから出力が変
化するまでの時間で遅延を計算している。
【０００４】
【発明が解決しようとする課題】上述した従来のパス解
析法では、回路内のそれぞれのパス上のすべての素子遅
延及び配線遅延を計算し、それぞれのパスの遅延を計算
することで、最大遅延及び最小遅延のクリティカルパス
遅延を求めている。そのため、回路規模が大きくなると
すべてのパスの遅延値を計算するのに膨大な時間を費や
し、その上、遅延情報を蓄えておくメモリ容量も莫大に
なるという欠点がある。さらに、回路によっては、一度
も活性化されないパスがクリティカルパスとみなされて
しまうという欠点もある。ここで、活性化されたとは、
入力の変化により出力が変化する素子の状態を意味し、
活性化されたパスとは、活性化された素子を順番に繋ぎ
合わせてできるパスを意味する。
析法では、回路内のそれぞれのパス上のすべての素子遅
延及び配線遅延を計算し、それぞれのパスの遅延を計算
することで、最大遅延及び最小遅延のクリティカルパス
遅延を求めている。そのため、回路規模が大きくなると
すべてのパスの遅延値を計算するのに膨大な時間を費や
し、その上、遅延情報を蓄えておくメモリ容量も莫大に
なるという欠点がある。さらに、回路によっては、一度
も活性化されないパスがクリティカルパスとみなされて
しまうという欠点もある。ここで、活性化されたとは、
入力の変化により出力が変化する素子の状態を意味し、
活性化されたパスとは、活性化された素子を順番に繋ぎ
合わせてできるパスを意味する。
【０００５】また、従来の遅延シミュレーションでは、
パスが活性化されている限りその遅延を計算するため、
トレースしているパスが、途中で活性化されなくなった
場合、それまでの詳細な遅延情報に基づく処理が無駄に
なってしまう。
パスが活性化されている限りその遅延を計算するため、
トレースしているパスが、途中で活性化されなくなった
場合、それまでの詳細な遅延情報に基づく処理が無駄に
なってしまう。
【０００６】また、従来の遅延シミュレーションでは、
回路全体の最大遅延及び最小遅延を求めることに重点を
おき、個々のクリティカルパスそのものを求めているわ
けではない。
回路全体の最大遅延及び最小遅延を求めることに重点を
おき、個々のクリティカルパスそのものを求めているわ
けではない。
【０００７】
【課題を解決するための手段】本発明は論理回路の遅延
シミュレーション方式において、入力されたテストパタ
ンを用いてゼロディレイあるいはユニットディレイ論理
シミュレーションを行う第１のシミュレータと、この第
１のシミュレーションのシミュレーションの結果から活
性化されたパスを検出するパス検出手段と、活性化され
たパスのみについて詳細な遅延情報に基づき遅延シミュ
レーションを行う第２のシミュレータと、前記遅延シミ
ュレーションの結果から最小遅延及び最大遅延のクリテ
ィカルパスを求めるパス解析手段とを備える。
シミュレーション方式において、入力されたテストパタ
ンを用いてゼロディレイあるいはユニットディレイ論理
シミュレーションを行う第１のシミュレータと、この第
１のシミュレーションのシミュレーションの結果から活
性化されたパスを検出するパス検出手段と、活性化され
たパスのみについて詳細な遅延情報に基づき遅延シミュ
レーションを行う第２のシミュレータと、前記遅延シミ
ュレーションの結果から最小遅延及び最大遅延のクリテ
ィカルパスを求めるパス解析手段とを備える。
【０００８】
【実施例】次に、本発明を図面を参照しながら説明する
。
。
【０００９】本発明の一実施例の構成を示す図１を参照
すると、遅延シミュレータ０１は論理回路１１とテスト
パタン１２及び遅延情報１３を入力される。遅延情報１
３は回路内のすべての素子遅延及び配線遅延値からなる
。初めに、テストパタン１２を入力して、ゼロ（０）デ
ィレイあるいはユニットディレィシミュレータ１４によ
り論理回路１１の回路全体のシミュレーションを行う。 この時、活性化された素子について、その素子の入力ピ
ン名とその素子につながる前段の素子の出力ピン名と、
さらに活性化時の出力状態値を活性化テーブル１６にス
タックする。最終的に外部入力ピンの変化が外部出力ピ
ンに伝播した後、活性化された出力ピンからファンイン
トレースを行い、活性化されたパスをパス検出手段１５
により求める。これは、活性化テーブル１６にスタック
してある入力ピンとその前段の素子の出力ピンがスタッ
クされているテーブルのロケーションをトレースし、最
終的に外部出力ピンから外部入力ピンまでトレースを行
えたパスが、この発明の対象となる活性化されたパスで
あるとする。
すると、遅延シミュレータ０１は論理回路１１とテスト
パタン１２及び遅延情報１３を入力される。遅延情報１
３は回路内のすべての素子遅延及び配線遅延値からなる
。初めに、テストパタン１２を入力して、ゼロ（０）デ
ィレイあるいはユニットディレィシミュレータ１４によ
り論理回路１１の回路全体のシミュレーションを行う。 この時、活性化された素子について、その素子の入力ピ
ン名とその素子につながる前段の素子の出力ピン名と、
さらに活性化時の出力状態値を活性化テーブル１６にス
タックする。最終的に外部入力ピンの変化が外部出力ピ
ンに伝播した後、活性化された出力ピンからファンイン
トレースを行い、活性化されたパスをパス検出手段１５
により求める。これは、活性化テーブル１６にスタック
してある入力ピンとその前段の素子の出力ピンがスタッ
クされているテーブルのロケーションをトレースし、最
終的に外部出力ピンから外部入力ピンまでトレースを行
えたパスが、この発明の対象となる活性化されたパスで
あるとする。
【００１０】次に、活性化されたパスについてのみ遅延
情報１３と活性化テーブル１６の情報から素子遅延及び
配線遅延を考慮した詳細な遅延シミュレーションを論理
シミュレータ１７で行う。このシミュレーションでは、
複数の活性化されたパスからの入力がある素子について
は、どのパスからの入力が素子の出力遅延に影響するか
どうかを求め、その結果を活性化テーブル１６にスタッ
クする。この結果を基に、パス解析手段１８により最大
／最小遅延のクリティカルパスを求める。パス解析手段
１８では、先の論理シミュレーションで求めた結果より
、素子の出力遅延に影響する入力先をトレースする。 もし、前段の出力変化から後段の入力変化までの時間が
仕様に対し、足りないあるいは余る様な場合、そのうち
の最大値が最大遅延、また最小値が最小遅延のクリティ
カルパスとして求められる。そこで、そのパスを含む入
力段から出力段までの活性化されたパスをクリティカル
パスとして扱い、その活性化されたパス上のそれぞれの
素子名及びピン名などクリティカルとなった致命的なパ
スをリスト１９に出力する。
情報１３と活性化テーブル１６の情報から素子遅延及び
配線遅延を考慮した詳細な遅延シミュレーションを論理
シミュレータ１７で行う。このシミュレーションでは、
複数の活性化されたパスからの入力がある素子について
は、どのパスからの入力が素子の出力遅延に影響するか
どうかを求め、その結果を活性化テーブル１６にスタッ
クする。この結果を基に、パス解析手段１８により最大
／最小遅延のクリティカルパスを求める。パス解析手段
１８では、先の論理シミュレーションで求めた結果より
、素子の出力遅延に影響する入力先をトレースする。 もし、前段の出力変化から後段の入力変化までの時間が
仕様に対し、足りないあるいは余る様な場合、そのうち
の最大値が最大遅延、また最小値が最小遅延のクリティ
カルパスとして求められる。そこで、そのパスを含む入
力段から出力段までの活性化されたパスをクリティカル
パスとして扱い、その活性化されたパス上のそれぞれの
素子名及びピン名などクリティカルとなった致命的なパ
スをリスト１９に出力する。
【００１１】図２は遅延シミュレータ０１の対象となる
論理回路の一例である。説明の都合上、それぞれの素子
の右下に素子のロケーション、素子内には素子の単位遅
延時間を表示してある。また、例えばこの回路では、入
力変化から出力変化までの許容遅延時間は、５〜１２単
位遅延時間でなければならないとする。論理回路２１に
おいて、入力パタン２２を印加した後、十分に時間が経
過した後の出力期待値を出力期待値２３に示す。ここで
、入力ピン２４を１→０に変化させたとする。まず、０
ディレイあるいはユニットディレイシミュレーション１
４により回路全体をシミュレーションし、パス検出手段
１５により、活性化された出力ピンよりパスのファイン
トレースを行い活性化されたパスを求める。
論理回路の一例である。説明の都合上、それぞれの素子
の右下に素子のロケーション、素子内には素子の単位遅
延時間を表示してある。また、例えばこの回路では、入
力変化から出力変化までの許容遅延時間は、５〜１２単
位遅延時間でなければならないとする。論理回路２１に
おいて、入力パタン２２を印加した後、十分に時間が経
過した後の出力期待値を出力期待値２３に示す。ここで
、入力ピン２４を１→０に変化させたとする。まず、０
ディレイあるいはユニットディレイシミュレーション１
４により回路全体をシミュレーションし、パス検出手段
１５により、活性化された出力ピンよりパスのファイン
トレースを行い活性化されたパスを求める。
【００１２】このようにして求められた活性化パスを図
３に示す。図３において、□は素子を、□内は素子の内
部状態値を、（ ）付数字は素子のロケーションを意
味している。また、素子と素子を繋ぐパス上の数字は、
論理シミュレーション１７により求めた入力ピンから前
段の素子までの単位遅延時間を示してある。例えば、素
子（４）の出力変化遅延は、素子（１）の出力変化遅延
のみで求められるが、素子（７）の出力変化遅延を考え
ると、素子（１）の出力遅延時間ではなく素子（４）の
出力遅延時間が影響することがわかる。また、素子（８
）の出力変化遅延は、素子（６）の出力遅延時間ではな
く素子（７）の出力遅延時間の影響を受ける。従って、
パス解析手段１８において、出力ピン２５について解析
すると、素子（８）−素子（７）−素子（４）−素子（
１）を繋ぐパスがクリティカルパスとして求められる。 同様にしてすべての活性化されたすべての出力ピンにつ
いて解析を行うと、出力ピン２５を活性化させたこのパ
スが最大遅延のクリティカルパスとして求められ、その
遅延時間は１４単位遅延時間であり、許容遅延時間を越
えている。また、出力ピン２６を活性化させたパスが最
小遅延のクリティカルパスであることが求められ、その
遅延時間は３単位遅延時間であり、許容遅延時間に満た
ない。この様にして求められた最大／最小遅延のクリテ
ィカルパス上の素子や内部状態値をリストに出力する。 図３では、最大及び最小遅延のクリティカルパスをそれ
ぞれ太線と細線で示してある。
３に示す。図３において、□は素子を、□内は素子の内
部状態値を、（ ）付数字は素子のロケーションを意
味している。また、素子と素子を繋ぐパス上の数字は、
論理シミュレーション１７により求めた入力ピンから前
段の素子までの単位遅延時間を示してある。例えば、素
子（４）の出力変化遅延は、素子（１）の出力変化遅延
のみで求められるが、素子（７）の出力変化遅延を考え
ると、素子（１）の出力遅延時間ではなく素子（４）の
出力遅延時間が影響することがわかる。また、素子（８
）の出力変化遅延は、素子（６）の出力遅延時間ではな
く素子（７）の出力遅延時間の影響を受ける。従って、
パス解析手段１８において、出力ピン２５について解析
すると、素子（８）−素子（７）−素子（４）−素子（
１）を繋ぐパスがクリティカルパスとして求められる。 同様にしてすべての活性化されたすべての出力ピンにつ
いて解析を行うと、出力ピン２５を活性化させたこのパ
スが最大遅延のクリティカルパスとして求められ、その
遅延時間は１４単位遅延時間であり、許容遅延時間を越
えている。また、出力ピン２６を活性化させたパスが最
小遅延のクリティカルパスであることが求められ、その
遅延時間は３単位遅延時間であり、許容遅延時間に満た
ない。この様にして求められた最大／最小遅延のクリテ
ィカルパス上の素子や内部状態値をリストに出力する。 図３では、最大及び最小遅延のクリティカルパスをそれ
ぞれ太線と細線で示してある。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
最初にパタンを印加して０ディレイあるいはユニットデ
ィレイでシミュレーションを行うため、活性化するパス
を通常の遅延シミュレータを用いるより遥かに少ないリ
ソースで効率よくあらかじめ選択することができる。ま
た、この特定のパスについてのみ遅延シミュレーション
を行うため、回路全体の遅延シミュレーションを行うよ
りクィティカルパスを効率よく検出でき処理時間の短縮
をはかることができる。
最初にパタンを印加して０ディレイあるいはユニットデ
ィレイでシミュレーションを行うため、活性化するパス
を通常の遅延シミュレータを用いるより遥かに少ないリ
ソースで効率よくあらかじめ選択することができる。ま
た、この特定のパスについてのみ遅延シミュレーション
を行うため、回路全体の遅延シミュレーションを行うよ
りクィティカルパスを効率よく検出でき処理時間の短縮
をはかることができる。
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の対象となる論理回路の一例である。
【図３】トレースされた活性化パス及び最大遅延のクリ
ティカルパスの一例である。
ティカルパスの一例である。
０１ 遅延シミュレータ
１１ 論理回路
１２ テストパタン
１３ 遅延情報
１４ ０ディレイあるいはユニットディレイシミ
ュレータ １５ パス検出手段 １６ 活性化テーブル １７ 論理シミュレータ １８ パス解析手段 １９ リスト ２１ 論理回路 ２２ 入力パタン ２３ 出力期待値 ２４ 入力ピン ２５ 出力ピン ２６ 出力ピン
ュレータ １５ パス検出手段 １６ 活性化テーブル １７ 論理シミュレータ １８ パス解析手段 １９ リスト ２１ 論理回路 ２２ 入力パタン ２３ 出力期待値 ２４ 入力ピン ２５ 出力ピン ２６ 出力ピン
Claims (1)
- 【請求項１】 論理回路の遅延シミュレーション方式
において、入力されたテストパタンを用いてゼロディレ
イあるいはユニットディレイで論理シミュレーションを
行う第１のシミュレータと、この第１のシミュレータの
シミュレーションの結果から活性化されたパスを検出す
るパス検出手段と、活性化されたパスのみについて詳細
な遅延情報に基づき遅延シミュレーションを行う第２の
シミュレータと、前記遅延シミュレーションの結果から
最小遅延及び最大遅延のクリティカルパスを求めるパス
解析手段とを備えることを特徴とする遅延シミュレーシ
ョン方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006295A JPH04238576A (ja) | 1991-01-23 | 1991-01-23 | 遅延シミュレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006295A JPH04238576A (ja) | 1991-01-23 | 1991-01-23 | 遅延シミュレーション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04238576A true JPH04238576A (ja) | 1992-08-26 |
Family
ID=11634386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3006295A Pending JPH04238576A (ja) | 1991-01-23 | 1991-01-23 | 遅延シミュレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04238576A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012128712A (ja) * | 2010-12-16 | 2012-07-05 | Fujitsu Ltd | 活性化パス抽出プログラム，活性化パス抽出装置および活性化パス抽出方法 |
-
1991
- 1991-01-23 JP JP3006295A patent/JPH04238576A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012128712A (ja) * | 2010-12-16 | 2012-07-05 | Fujitsu Ltd | 活性化パス抽出プログラム，活性化パス抽出装置および活性化パス抽出方法 |
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