JPH04237093A - 液晶ディスプレイ装置 - Google Patents
液晶ディスプレイ装置Info
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- JPH04237093A JPH04237093A JP545391A JP545391A JPH04237093A JP H04237093 A JPH04237093 A JP H04237093A JP 545391 A JP545391 A JP 545391A JP 545391 A JP545391 A JP 545391A JP H04237093 A JPH04237093 A JP H04237093A
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 24
- 230000006866 deterioration Effects 0.000 abstract description 3
- 101150052012 PPP1R14B gene Proteins 0.000 abstract 1
- 101100013829 Zea mays PHI1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
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- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ装置
、特にその駆動回路に関するものである。
、特にその駆動回路に関するものである。
【０００２】
【従来の技術】従来、この種の分野の技術としては、例
えば図３に示されるものがあった。図３は従来の液晶デ
ィスプレイの駆動回路を示すブロック図で、表示パネル
１１には、上下端から交互に配置されたｍ本のデータ線
Ｄ１ 〜Ｄｍ と、左端から配置されたｎ本のゲート線
Ｇ１〜Ｇｎによりマトリクス配線が形成されている。そ
して、カラーフィルタ（図示せず）は縦ストライプ配列
で形成されている。
えば図３に示されるものがあった。図３は従来の液晶デ
ィスプレイの駆動回路を示すブロック図で、表示パネル
１１には、上下端から交互に配置されたｍ本のデータ線
Ｄ１ 〜Ｄｍ と、左端から配置されたｎ本のゲート線
Ｇ１〜Ｇｎによりマトリクス配線が形成されている。そ
して、カラーフィルタ（図示せず）は縦ストライプ配列
で形成されている。
【０００３】また、データドライバ回路１２，１３は表
示パネル１１のデータ線Ｄ１〜Ｄｍに接続され、ゲート
ドライバ回路１４はゲート線Ｇ１〜Ｇｎに接続されてい
る。そして、制御部１５はＣＲＴインターフェイス回路
を内蔵し、データドライバ回路１２，１３に表示データ
を、ゲートドライバ回路１４にドライバ制御信号を供給
する。
示パネル１１のデータ線Ｄ１〜Ｄｍに接続され、ゲート
ドライバ回路１４はゲート線Ｇ１〜Ｇｎに接続されてい
る。そして、制御部１５はＣＲＴインターフェイス回路
を内蔵し、データドライバ回路１２，１３に表示データ
を、ゲートドライバ回路１４にドライバ制御信号を供給
する。
【０００４】図４はデータドライバ回路の１チップの内
部構成（沖電気製ＭＳＭ６３６９）を示すブロック図で
、第１の８０ビットラッチ回路１６、第２の８０ビット
ラッチ回路１７、８０ビットレベルシフタ１８、８０ビ
ット出力ドライバ１９等から構成されている。入力デー
タは８ビット、転送速度は最大６ＭＨｚである。なお、
このデータドライバ回路は１チップが８０ビットである
ため、液晶ディスプレイ装置の水平方向１ライン分の画
素数に対応した数のチップが必要になる。
部構成（沖電気製ＭＳＭ６３６９）を示すブロック図で
、第１の８０ビットラッチ回路１６、第２の８０ビット
ラッチ回路１７、８０ビットレベルシフタ１８、８０ビ
ット出力ドライバ１９等から構成されている。入力デー
タは８ビット、転送速度は最大６ＭＨｚである。なお、
このデータドライバ回路は１チップが８０ビットである
ため、液晶ディスプレイ装置の水平方向１ライン分の画
素数に対応した数のチップが必要になる。
【０００５】図５は前記データドライバ回路の動作を示
すタイミングチャートである。図において、水平同期信
号はＣＲＴインターフェイス信号と同期しており、周期
ＴＨを有している。制御部１５からの表示データは、デ
ータドライバ回路１２，１３に８ビットパラレルで同時
に転送される。そして、水平方向１ライン分の表示デー
タが第１のラッチ回路１６に転送されると、制御部１５
によりＬＯＡＤ信号が生成され１ライン分の表示データ
が第２のラッチ回路１７に同時に格納される。格納され
たデータは、８０ビットレベルシフタ１８により所定の
電圧レベルに変換され、８０ビット出力ドライバ１９か
ら表示パネル１１のデータ線に同時に出力される。この
とき、ゲートドライバ回路１４により表示データのタイ
ミングに合わせてゲート信号Ｇ１，Ｇ２等が生成される
。
すタイミングチャートである。図において、水平同期信
号はＣＲＴインターフェイス信号と同期しており、周期
ＴＨを有している。制御部１５からの表示データは、デ
ータドライバ回路１２，１３に８ビットパラレルで同時
に転送される。そして、水平方向１ライン分の表示デー
タが第１のラッチ回路１６に転送されると、制御部１５
によりＬＯＡＤ信号が生成され１ライン分の表示データ
が第２のラッチ回路１７に同時に格納される。格納され
たデータは、８０ビットレベルシフタ１８により所定の
電圧レベルに変換され、８０ビット出力ドライバ１９か
ら表示パネル１１のデータ線に同時に出力される。この
とき、ゲートドライバ回路１４により表示データのタイ
ミングに合わせてゲート信号Ｇ１，Ｇ２等が生成される
。
【０００６】なお、水平方向１ラインに対して複数個の
チップがある場合は、あるチップにおける第１のラッチ
回路への転送が終了すると順次次のチップにおける第１
のラッチ回路への転送を繰り返し、１ライン分の転送が
終了するとＬＯＡＤ信号が生成されて全チップ同時に表
示データが第２のラッチ回路に同時に格納される。図６
は従来の液晶ディスプレイにおける表示パネル及びその
駆動パルスを示す説明図である。
チップがある場合は、あるチップにおける第１のラッチ
回路への転送が終了すると順次次のチップにおける第１
のラッチ回路への転送を繰り返し、１ライン分の転送が
終了するとＬＯＡＤ信号が生成されて全チップ同時に表
示データが第２のラッチ回路に同時に格納される。図６
は従来の液晶ディスプレイにおける表示パネル及びその
駆動パルスを示す説明図である。
【０００７】図において表示パネル１１には、データ線
とゲート線との交点にＴＦＴ（薄膜トランジスタ）等の
アクティブ素子２０と液晶表示素子２１が形成されてい
る。そして、ゲートドライバ回路１４よりゲート駆動パ
ルスが出力され、各アクティブ素子に供給される。
とゲート線との交点にＴＦＴ（薄膜トランジスタ）等の
アクティブ素子２０と液晶表示素子２１が形成されてい
る。そして、ゲートドライバ回路１４よりゲート駆動パ
ルスが出力され、各アクティブ素子に供給される。
【０００８】
【発明が解決しようとする課題】しかしながら、上記構
成の装置では、表示画面の大型化、高精細化に伴うゲー
ト線の配線抵抗と容量の増大の影響により、ゲート駆動
パルスの伝播歪が発生する。すなわち、ゲートドライバ
回路１４より（ａ）に示される波形のゲート駆動パルス
が出力されても、終端側のアクティブ素子には（ｂ）に
示される波形のゲート駆動パルスが供給されてしまう。 そのため、駆動波形の立ち上がりでは、駆動電圧の給電
端側に近い液晶表示素子では十分な書込みが行われても
、終端側では十分な書込みができない場合が生ずる。ま
た、駆動電圧の立ち下がりでは、一度書き込まれた電圧
が伝播歪時間内に充放電を行う場合が生じる。
成の装置では、表示画面の大型化、高精細化に伴うゲー
ト線の配線抵抗と容量の増大の影響により、ゲート駆動
パルスの伝播歪が発生する。すなわち、ゲートドライバ
回路１４より（ａ）に示される波形のゲート駆動パルス
が出力されても、終端側のアクティブ素子には（ｂ）に
示される波形のゲート駆動パルスが供給されてしまう。 そのため、駆動波形の立ち上がりでは、駆動電圧の給電
端側に近い液晶表示素子では十分な書込みが行われても
、終端側では十分な書込みができない場合が生ずる。ま
た、駆動電圧の立ち下がりでは、一度書き込まれた電圧
が伝播歪時間内に充放電を行う場合が生じる。
【０００９】その結果、
（１）表示コントラストが低下する。
（２）表示コントラストが不均一になる。
（３）画素間のクロストーク現象により表示画質が低下
する。という問題点があった。
する。という問題点があった。
【００１０】本発明は、上記問題点を解決し、表示画面
を大型化しても画質に劣化がなく、かつ、データドライ
バ数の削減が可能な液晶ディスプレイ装置を提供するこ
とを目的とする。
を大型化しても画質に劣化がなく、かつ、データドライ
バ数の削減が可能な液晶ディスプレイ装置を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】前記問題点を解決するた
めに、本発明は、互いに交差するゲート線及びデータ線
と、そのゲート線及びデータ線に接続されたアクティブ
素子と、そのアクティブ素子に駆動される液晶表示素子
とを備えた液晶ディスプレイ装置において、前記ゲート
線は表示パネルの中央部で２群に分離され、かつ、それ
ぞれのゲートドライバ回路に接続されており、前記デー
タ線は前記ゲート線の一方の群に交差するデータ線と他
方の群に交差するデータ線の１本ずつが２本単位に結線
され、かつ、共通のデータドライバ回路に接続されてい
ることを特徴とする液晶ディスプレイ装置を構成したも
のである。
めに、本発明は、互いに交差するゲート線及びデータ線
と、そのゲート線及びデータ線に接続されたアクティブ
素子と、そのアクティブ素子に駆動される液晶表示素子
とを備えた液晶ディスプレイ装置において、前記ゲート
線は表示パネルの中央部で２群に分離され、かつ、それ
ぞれのゲートドライバ回路に接続されており、前記デー
タ線は前記ゲート線の一方の群に交差するデータ線と他
方の群に交差するデータ線の１本ずつが２本単位に結線
され、かつ、共通のデータドライバ回路に接続されてい
ることを特徴とする液晶ディスプレイ装置を構成したも
のである。
【００１２】
【作用】本発明によれば、以上のように液晶ディスプレ
イ装置を構成したので、表示データは半ラインずつ共通
のデータドライバ回路から出力され、それぞれの半ライ
ン出力に合わせて２群に分割されたゲートドライバ回路
からゲート信号が出力される。
イ装置を構成したので、表示データは半ラインずつ共通
のデータドライバ回路から出力され、それぞれの半ライ
ン出力に合わせて２群に分割されたゲートドライバ回路
からゲート信号が出力される。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例における
液晶ディスプレイの駆動回路であって、表示パネル１に
は、上下端から交互に配置されｍ本のデータ線Ｄ１〜Ｄ
ｍと、左端から配置されたｎ本のゲート線Ｇ１−Ｌ 〜
Ｇｎ−Ｌ 、及び右端から配置されたｎ本のゲート線Ｇ
１−Ｒ 〜Ｇｎ−Ｒ によりマトリクス配線が形成され
ている。
ながら詳細に説明する。図１は本発明の実施例における
液晶ディスプレイの駆動回路であって、表示パネル１に
は、上下端から交互に配置されｍ本のデータ線Ｄ１〜Ｄ
ｍと、左端から配置されたｎ本のゲート線Ｇ１−Ｌ 〜
Ｇｎ−Ｌ 、及び右端から配置されたｎ本のゲート線Ｇ
１−Ｒ 〜Ｇｎ−Ｒ によりマトリクス配線が形成され
ている。
【００１４】左端から配置されたｎ本のゲート線Ｇ１−
Ｌ 〜Ｇｎ−Ｌ と交差するデータ線Ｄ１及び右端から
配置されたｎ本のゲート線Ｇ１−Ｒ 〜Ｇｎ−Ｒ と交
差するデータ線Ｄｋ＋１は、第１のデータドライバ回路
２の出力Φ１に共通に接続され、左端から配置されたｎ
本のゲート線Ｇ１−Ｌ〜Ｇｎ−Ｌ と交差するデータ線
Ｄ２及び右端から配置されたｎ本のゲート線Ｇ１−Ｒ
〜Ｇｎ−Ｒ と交差するデータ線ＤＫ＋２は、第２のデ
ータドライバ回路３の出力Φ２に共通に接続されている
。以下同様に、２本単位にｋ本隔てて接続され、データ
線Ｄｋ−１とＤｍ−１はデータドライバ回路２の出力Φ
ｋ−１に共通に接続され、データ線ＤｋとＤｍはデータ
ドライバ回路３の出力Φｋに共通に接続されている。
Ｌ 〜Ｇｎ−Ｌ と交差するデータ線Ｄ１及び右端から
配置されたｎ本のゲート線Ｇ１−Ｒ 〜Ｇｎ−Ｒ と交
差するデータ線Ｄｋ＋１は、第１のデータドライバ回路
２の出力Φ１に共通に接続され、左端から配置されたｎ
本のゲート線Ｇ１−Ｌ〜Ｇｎ−Ｌ と交差するデータ線
Ｄ２及び右端から配置されたｎ本のゲート線Ｇ１−Ｒ
〜Ｇｎ−Ｒ と交差するデータ線ＤＫ＋２は、第２のデ
ータドライバ回路３の出力Φ２に共通に接続されている
。以下同様に、２本単位にｋ本隔てて接続され、データ
線Ｄｋ−１とＤｍ−１はデータドライバ回路２の出力Φ
ｋ−１に共通に接続され、データ線ＤｋとＤｍはデータ
ドライバ回路３の出力Φｋに共通に接続されている。
【００１５】また、データドライバ回路２，３は従来の
もの同様の構成を有しており、データドライバ回路２は
奇数番目の表示データを処理し、データドライバ回路３
は偶数番目の表示データを処理する。そして、データド
ライバ回路２，３合わせて水平方向半ライン分の表示デ
ータを格納することができる。なお、従来と同様に、水
平方向半ライン分の表示画素数に応じて複数のチップに
分割してもよい。
もの同様の構成を有しており、データドライバ回路２は
奇数番目の表示データを処理し、データドライバ回路３
は偶数番目の表示データを処理する。そして、データド
ライバ回路２，３合わせて水平方向半ライン分の表示デ
ータを格納することができる。なお、従来と同様に、水
平方向半ライン分の表示画素数に応じて複数のチップに
分割してもよい。
【００１６】図２は本発明の実施例における液晶ディス
プレイの駆動回路の動作を示すタイミングチャートであ
る。図において、各信号は従来例と同様制御部（図示せ
ず）から供給されている。また、水平同期信号はＣＲＴ
インターフェース信号と同期しており、周期ＴＨを有す
る。以下、図２に基づいて動作を説明する。
プレイの駆動回路の動作を示すタイミングチャートであ
る。図において、各信号は従来例と同様制御部（図示せ
ず）から供給されている。また、水平同期信号はＣＲＴ
インターフェース信号と同期しており、周期ＴＨを有す
る。以下、図２に基づいて動作を説明する。
【００１７】制御部からの表示データは、８ビットパラ
レルでデータドライバ回路２，３に同時に転送される。 データドライバ回路２，３においては、まず水平方向左
半ライン分の表示データが第１のラッチ回路に転送され
ると、制御部によりＬＯＡＤ信号が生成され表示データ
が第２のラッチ回路に格納される。そして、格納された
表示データはレベルシフタにより所定の電圧レベルに変
換され、出力ドライバ回路からゲート線Ｇ１−Ｌ に同
時に出力される。この時、データの出力に合わせて第１
のゲートドライバ回路４からＴＨ／２の時間巾を有する
ゲート線駆動信号が出力される。
レルでデータドライバ回路２，３に同時に転送される。 データドライバ回路２，３においては、まず水平方向左
半ライン分の表示データが第１のラッチ回路に転送され
ると、制御部によりＬＯＡＤ信号が生成され表示データ
が第２のラッチ回路に格納される。そして、格納された
表示データはレベルシフタにより所定の電圧レベルに変
換され、出力ドライバ回路からゲート線Ｇ１−Ｌ に同
時に出力される。この時、データの出力に合わせて第１
のゲートドライバ回路４からＴＨ／２の時間巾を有する
ゲート線駆動信号が出力される。
【００１８】一方、水平方向右半ライン分の表示データ
は、水平方向左半ライン分の表示データが第２のラッチ
回路に格納された後、第１のラッチ回路に転送される。 そして、水平方向右半ライン分のデータが第１のラッチ
回路に転送されると、ＬＯＡＤ信号が生成されて表示デ
ータが第２のラッチ回路に格納される。以後、同様にし
て格納された表示データはレベルシフタにより所定の電
圧レベルに変換され、出力ドライバ回路からゲート線Ｇ
１−Ｒ に同時に出力される。そして、データの出力に
合わせて第２のゲートドライバ回路５からＴＨ／２の時
間巾を有するゲート線駆動信号が出力される。
は、水平方向左半ライン分の表示データが第２のラッチ
回路に格納された後、第１のラッチ回路に転送される。 そして、水平方向右半ライン分のデータが第１のラッチ
回路に転送されると、ＬＯＡＤ信号が生成されて表示デ
ータが第２のラッチ回路に格納される。以後、同様にし
て格納された表示データはレベルシフタにより所定の電
圧レベルに変換され、出力ドライバ回路からゲート線Ｇ
１−Ｒ に同時に出力される。そして、データの出力に
合わせて第２のゲートドライバ回路５からＴＨ／２の時
間巾を有するゲート線駆動信号が出力される。
【００１９】なお、前記実施例においてはデータ線を表
示パネルの上下から交互に配置し、それぞれ奇数番目の
表示データ又は偶数番目の表示データを処理する第１，
第２のデータドライバ回路を設けているが、データ線を
表示パネルの上または下の一方向のみから配置し、奇数
番目の表示データ及び偶数番目の表示データを処理する
１個個のデータドライバ回路を設けるようにしてもよい
。また、本発明の趣旨に基づき種々の変形が可能であり
、それらを本発明の範囲から排除するものではない。
示パネルの上下から交互に配置し、それぞれ奇数番目の
表示データ又は偶数番目の表示データを処理する第１，
第２のデータドライバ回路を設けているが、データ線を
表示パネルの上または下の一方向のみから配置し、奇数
番目の表示データ及び偶数番目の表示データを処理する
１個個のデータドライバ回路を設けるようにしてもよい
。また、本発明の趣旨に基づき種々の変形が可能であり
、それらを本発明の範囲から排除するものではない。
【００２０】
【発明の効果】以上詳細に説明したように、本発明によ
れば次のような効果を奏することができる。（１）ゲー
ト線の長さが従来の半分になるように表示パネルの中央
部で分割したので、配線抵抗，容量が小さくなる。した
がって、表示パネルを大画面化してもゲート駆動パルス
の伝播遅延が発生しないため、表示画質の低下を防止す
ることができる。
れば次のような効果を奏することができる。（１）ゲー
ト線の長さが従来の半分になるように表示パネルの中央
部で分割したので、配線抵抗，容量が小さくなる。した
がって、表示パネルを大画面化してもゲート駆動パルス
の伝播遅延が発生しないため、表示画質の低下を防止す
ることができる。
【００２１】（２）データドライバ回路のビット数を従
来の半分にすることができる。
来の半分にすることができる。
【図１】本発明の実施例における液晶ディスプレイ装置
を示すブロック図である。
を示すブロック図である。
【図２】本発明の実施例における液晶ディスプレイ装置
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図３】従来の液晶ディスプレイ装置を示すブロック図
である。
である。
【図４】液晶ディスプレイ装置におけるデータドライバ
回路を示すブロック図である。
回路を示すブロック図である。
【図５】従来の液晶ディスプレイ装置の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図６】従来の液晶表示パネル及び駆動部を示すブロッ
ク図である。
ク図である。
１ 表示パネル
２ 第１のデータドライバ回路
３ 第２のデータドライバ回路
４ 第１のゲートドライバ回路
５ 第２のゲートドライバ回路
Claims (1)
- 【請求項１】 互いに交差するゲート線及びデータ線
と、該ゲート線及びデータ線に接続されたアクティブ素
子と、該アクティブ素子に駆動される液晶表示素子とを
備えた液晶ディスプレイ装置において、（ａ）前記ゲー
ト線は表示パネルの中央部で２群に分離され、かつ、そ
れぞれのゲートドライバ回路に接続されており、 （ｂ）前記データ線は前記ゲート線の一方の群に交差す
るデータ線と他方の群に交差するデータ線の１本ずつが
２本単位に結線され、かつ、共通のデータドライバ回路
に接続されていることを特徴とする液晶ディスプレイ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP545391A JPH04237093A (ja) | 1991-01-22 | 1991-01-22 | 液晶ディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP545391A JPH04237093A (ja) | 1991-01-22 | 1991-01-22 | 液晶ディスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237093A true JPH04237093A (ja) | 1992-08-25 |
Family
ID=11611638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP545391A Withdrawn JPH04237093A (ja) | 1991-01-22 | 1991-01-22 | 液晶ディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237093A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040039962A (ko) * | 2002-11-05 | 2004-05-12 | 엘지전자 주식회사 | 디스플레이 소자 구동 장치 |
| KR100551919B1 (ko) * | 2001-07-27 | 2006-02-16 | 알프스 덴키 가부시키가이샤 | 표시장치 |
| KR100599953B1 (ko) * | 1999-06-30 | 2006-07-12 | 비오이 하이디스 테크놀로지 주식회사 | 액정 디스플레이의 구동방법 |
| CN105974700A (zh) * | 2016-06-30 | 2016-09-28 | 维沃移动通信有限公司 | 一种显示屏及电子设备 |
-
1991
- 1991-01-22 JP JP545391A patent/JPH04237093A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100599953B1 (ko) * | 1999-06-30 | 2006-07-12 | 비오이 하이디스 테크놀로지 주식회사 | 액정 디스플레이의 구동방법 |
| KR100551919B1 (ko) * | 2001-07-27 | 2006-02-16 | 알프스 덴키 가부시키가이샤 | 표시장치 |
| KR20040039962A (ko) * | 2002-11-05 | 2004-05-12 | 엘지전자 주식회사 | 디스플레이 소자 구동 장치 |
| CN105974700A (zh) * | 2016-06-30 | 2016-09-28 | 维沃移动通信有限公司 | 一种显示屏及电子设备 |
| CN105974700B (zh) * | 2016-06-30 | 2019-10-18 | 维沃移动通信有限公司 | 一种显示屏及电子设备 |
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