JPH04236480A - 半導体パッケージのソルダレス実装接合構造及びその半導体パッケージ - Google Patents

半導体パッケージのソルダレス実装接合構造及びその半導体パッケージ

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JPH04236480A
JPH04236480A JP507391A JP507391A JPH04236480A JP H04236480 A JPH04236480 A JP H04236480A JP 507391 A JP507391 A JP 507391A JP 507391 A JP507391 A JP 507391A JP H04236480 A JPH04236480 A JP H04236480A
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JP
Japan
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semiconductor package
package
semiconductor
soldering
connector
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Application number
JP507391A
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English (en)
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Hidenori Usuda
臼田秀範
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
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    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/301Assembling printed circuits with electric components, e.g. with resistor by means of a mounting structure
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    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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  • Lead Frames For Integrated Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体パッケージとプ
リント回路基板とのソルダレス実装接合構造、及びその
半導体パッケージに関する。
【0002】
【従来の技術】従来の半導体パッケージとプリント回路
基板との実装接合構造は、フラットIC、TAB、CO
B実装のようにプリント回路基板上へ、半導体のリード
端子を載せて半田付け、或は、PGA実装のように基板
のスルーホールを利用した半田付け、という各種加熱方
式で、半導体を半田付けする接合構造であった。
【0003】
【発明が解決しようとする課題】しかし前述の従来技術
では、半導体の多ピン化、リード端子のファインピッチ
化に伴い、半田ブリッジ、リード浮きによる接触不良等
の半田付け不良が多発、半導体パッケージへの熱ストレ
ス印加による、パッケージ割れ、半導体ピッチの破壊等
の不良発生、という問題があった。そこで、本発明はこ
の様な問題点を解決するもので、その目的とするところ
は、半導体とプリント回路基板との実装接合において、
コネクタ構造を有する半導体パッケージを用いることに
より、半導体パッケージに熱ストレスを与える半田付け
工程をなくし、半田付け不良、半導体素子不良の撲滅を
可能とするものである。
【0004】
【課題を解決するための手段】本発明の半導体パッケー
ジのソルダレス実装接合構造は、半導体パッケージにコ
ネクタ構造を持たせプリント回路基板上のコネクタと接
合させたことを特徴とする。
【0005】
【作用】本発明は、コネクタ構造を有するパッケージを
用いて、プリント回路基板上に実装されたコネクタと接
合させることにより、半導体への加熱工程となる半田付
けをなくし、チップ自体、及びパッケージングの信頼性
を損なうことなく、ファインピッチ半導体パッケージの
半田付け不良の発生をなくすことができる。
【0006】
【実施例】以下、本発明の実施例について詳細に説明す
る。
【0007】図1は、多ピン構造を有する半導体パッケ
ージの簡略化断面図である。1はオスコネクタ構造、2
は金メッキリード、3は半導体チップである。金メッキ
リード2と半導体チップ3とは金ワイヤボンディング4
で接続されており、全体をモールド材5で、パッケージ
ングすることにより半導体パッケージPが構成されてい
る。金メッキリード2の先端部のモールドにオスコネク
タ構造を持たせ、プリント回路基板上のメスコネクタ(
図3参照)と接合させる。
【0008】ここで、オスコネクタの構造、形状は、種
々で考えられる。例えば、図2のQuad  Flat
コネクタ図のように、1〜N列のリードを並べ角の1つ
へ、誤挿入防止部6を設けておくことにより、方向を間
違える誤差しを防ぎながら、多ピン化に対応できる。
【0009】一方、プリント回路基板10上には、図3
のように、スルーホールメスコネクタ11、或は表面実
装メスコネクタ12を用いることにより、半導体パッケ
ージを加熱することになく、実装できる。従って、半導
体チップとパッケージへの熱ストレスの印加をなくし、
プリント回路基板との実装接合後の、信頼性を損なうこ
とがない。又、半田付け工程をなくすことにより、半田
付け不良の発生をなくすことができる。
【0010】
【発明の効果】本発明は、半導体パッケージにコネクタ
構造を持たせるという、簡単な構造によって、半田付け
工程をなくし、半導体チップ、及びパッケージを熱スト
レスからの解放をすることができ、またファインピッチ
多ピンリードの半田付け不良を撲滅することができると
いう効果を有する。
【図面の簡単な説明】
【図1】本発明のコネクタ構造を有する半導体パッケー
ジの簡略化断面図。
【図2】Quad  Flatオスコネクタを有するパ
ッケージの2つの例を同時に示す平面図。
【図3】プリント回路基板上のスルーホールメスコネク
タ、表面実装メスコネクタを示す断面図。
【符号の説明】
1      オスコネクタ部 2      金メッキリード部 3      半導体チップ 4      金ワイヤー 5      モールド 6      誤挿入防止部

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】  半導体パッケージにコネクタ構造を持
    たせ、プリント回路基板上のコネクタと接合させたこと
    を特徴とする半導体パッケージのソルダレス実装結合構
    造。
  2. 【請求項2】  プリント回路基板上のコネクタと接合
    するコネクタ構造を有することを特徴とする半導体パッ
    ケージ。
JP507391A 1991-01-21 1991-01-21 半導体パッケージのソルダレス実装接合構造及びその半導体パッケージ Pending JPH04236480A (ja)

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JPH04236480A true JPH04236480A (ja) 1992-08-25

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6992378B2 (en) * 2000-12-30 2006-01-31 Intel Corporation Socket and package power/ground bar apparatus that increases current carrying capacity resulting in higher IC power delivery

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6992378B2 (en) * 2000-12-30 2006-01-31 Intel Corporation Socket and package power/ground bar apparatus that increases current carrying capacity resulting in higher IC power delivery
US7161243B2 (en) 2000-12-30 2007-01-09 Intel Corporation System and apparatus for socket and package power/ground bar to increase current carrying capacity for higher IC power delivery

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