JPH043454A - 半導体パッケージ - Google Patents

半導体パッケージ

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Publication number
JPH043454A
JPH043454A JP10413690A JP10413690A JPH043454A JP H043454 A JPH043454 A JP H043454A JP 10413690 A JP10413690 A JP 10413690A JP 10413690 A JP10413690 A JP 10413690A JP H043454 A JPH043454 A JP H043454A
Authority
JP
Japan
Prior art keywords
lead
leads
deformed
semiconductor package
soldering
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10413690A
Other languages
English (en)
Inventor
Akio Goto
後藤 昭男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP10413690A priority Critical patent/JPH043454A/ja
Publication of JPH043454A publication Critical patent/JPH043454A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3421Leaded components

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、基板に実装される半導体パッケージの改良に
関するものである。
〔従来の技術〕
第2図及び第3図は従来の半導体パッケージを示すもの
で、図中、(1)は基板で、この基板(1)には第3図
に示す如く、複数のランド(2)が並設されている。(
3)は基板(1)に実装される半導体パッケージで、こ
のSOPタイプの半導体パッケージ(3)は第2図に示
す如く、樹脂モールドからなるボディ(4)と、このボ
ディ(4)の内部に内設された半導体チップ(図示せず
)と、該ボディ(4)の側部に配設されランド(2)に
半田(5)を介して取着される複数のリード(6)とを
備えて構成されている。
ところで、上記半導体パッケージ(3)の製造から半田
付は迄の過程、例えば検査や輸送等の際、リート(6)
に外部から力が加わることによって、リード(6)が第
3図の上方向に変形する浮きリード(7)や第3図の横
方向に変形する曲がりリード(8)に変形することがあ
る。これら浮きリード(7)や曲がりリード(8)を備
えた半導体パッケージ(3)を基板(1)に実装する場
合、以下に述べる様な弊害が生じる。即ち、浮きリード
(7)の場合には、ランド(2)との間に良好なハンダ
フィレットを形成することができず、さらにオープン不
良の発生の虞れがあった。また、曲がりリード(8)の
場合には、曲がりリード(8) が隣接するリード(6
)に接触してショートする虞れがあった。
〔発明が解決しようとする課題〕
従来の半導体パッケージ(3)は以上のように構成され
、リート(6)が浮きリード(7)や曲がりリード(8
)に変形している場合、接合の信頼性の向上のため、半
田付けの直前に浮きリード(7)や曲かりリード(8)
を通常の形状に矯正せざるを得す、工程数の増加や製造
コストの上昇を防止し得なかフた。
本発明は上記に鑑みなされたーもので、工程数の増加や
製造コストの上昇の防止、及び極めて信頼性の高い半田
接合を得ることのできる半導体パッケージを提供するこ
とを目的としている。
〔課題を解決するための手段) 本発明においては上述の目的を達成するため、半導体チ
ップを備えたボディに、基板上に半田付けされる複数の
リードを配設し、しかも、リードを半田付は時の加熱に
基づき通常の形状に変形する形状記憶合金から形成した
ことを特徴としている。
〔作用) 本発明によれば、リードを半田付は時の加熱に基づき通
常の形状に変形する形状記憶合金から形成しているので
、リードの変形の有無を問わず、極めて信頼性の高い半
田接合を得ることかてきる。
(実施例) 以下、第1図に示す一実施例に基づき本発明を詳述する
と、図中、(1)は基板で、この基板(1)には第1図
に示す如く、複数のランド(2)が並設されている。(
3)は基板(1)に実装される半導体パッケージで、こ
のSOPタイプの半導体パッケージ(3)は第1図に示
す如く、樹脂モールドからなるボディ(4)と、このボ
ディ(4)の内部に内股された半導体チップ(図示せず
)と、該ボディ(4)の側部に配設されランド(2)に
半田(5)を介して取看される複数のリード(6A)と
を備えて構成されている。そして、複数のリード(6A
)は全て形状記憶合金から形成され、浮きリード(7)
や曲がりリード(8)に変形している場合には、半田付
は時の加熱に基づき通常の形状に変形する様になってい
る。
従って、半導体パッケージ(3)の基板(1)への実装
の際、リード(6A)が破線で示す浮きリード(7)に
変形している場合でも、浮きリード(7)が形状記憶合
金の特性から半田付は時の加熱途中において、通常の形
状に変形して半田付けされるので、リード(6A)の変
形の有無を問わず、機械的・電気的に極めて信頼性の高
い半田接合が可能となる。
尚、上記実施例ではsopタイプの半導体パッケージ(
3)を示したが、QFP、PLII:C,SOJ等の他
のパッケージタイプのものでも良く、又上記実施例では
樹脂モールドタイプのパッケー・ジを示したが、セラミ
ックタイプのものであっても上記実施例と同様の作用効
果を奏する。
〔発明の効果〕
以上のように本発明によれば、リードを半田付は時の加
熱に基づき通常の形状に変形する形状記憶合金から形成
しているので、工程数の増加や製造コストの上昇の防止
、及び極めて信頼性の高い半田接合の獲得が可能な半導
体パッケージを提供することができる。
【図面の簡単な説明】
第1図は本発明に係る半導体パッケージの一実施例を示
す断面側面図、第2図は従来の半導体パッケージを示す
斜視図、第3図は従来の半導体パッケージの基板への実
装状態を示す斜視図である。 図中、(1)は基板、(3)は半導体パッケージ、(4
)はボディ、(5)は半田、(6) 、 (6A)はリ
ードである。 尚、図中同一符号は同−又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1.  半導体チップを備えたボディに、基板上に半田付けさ
    れる複数のリードを配設した半導体パッケージにおいて
    、上記リードを半田付け時の加熱に基づき通常の形状に
    変形する形状記憶合金から形成したことを特徴とする半
    導体パッケージ。
JP10413690A 1990-04-19 1990-04-19 半導体パッケージ Pending JPH043454A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10413690A JPH043454A (ja) 1990-04-19 1990-04-19 半導体パッケージ

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JP10413690A JPH043454A (ja) 1990-04-19 1990-04-19 半導体パッケージ

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JPH043454A true JPH043454A (ja) 1992-01-08

Family

ID=14372689

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JP10413690A Pending JPH043454A (ja) 1990-04-19 1990-04-19 半導体パッケージ

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