JPH04233356A - 複数個のプロセッサとシステムメモリ手段とを含むネットワークアダプタのための装置、ネットワーク制御装置、制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【関連出願の相互参照】この出願はこの発明の譲受人に
よって所有され、かつ本件と同じ日付に出願された以下
の同時係属出願に関する。

【０００２】１）　　フィルーツマン（Ｆｉｒｏｏｚｍ
ａｎｄ）の、「融通性のあるバッファ管理を有するＦＤ
ＤＩ制御装置（ＦＤＤＩ　ＣＯＮＴＲＯＬＬＥＲ　ＨＡ
ＶＩＮＧ　ＦＬＥＸＩＢＬＥ　ＢＵＦＦＥＲ　ＭＡＮＡ
ＧＥＭＥＮＴ）」連続番号０７／５２９、３６４、２）
　　フィルーツマンの「メモリ管理システムおよび方法
（ＭＥＭＯＲＹ　ＭＡＮＡＧＥＭＥＮＴ　ＳＹＳＴＥＭ
　ＡＮＤ　ＭＥＴＨＯＤ　）」連続番号０７／５２９、
３６２。

【０００３】３）　　フィルーツマンらの「ＦＤＤＩネ
ットワークにおいて多重レベルの非同期優先順位を実現
するための方法およびシステム（ＭＥＴＨＯＤ　ＯＦ　
ＡＮＤ　ＳＹＳＴＥＭ　ＦＯＲ　ＩＭＰＬＥＭＥＮＴＩ
ＮＧ　ＭＵＬＴＩＰＬＥ　ＬＥＶＥＬＳ　ＯＦ　ＡＳＹ
ＮＣＨＲＯＮＯＵＳ　ＰＲＩＯＲＩＴＹ　ＩＮ　ＦＤＤ
Ｉ　ＮＥＴＷＯＲＫＳ　）」連続番号０７／５２９、３
６５、 ４）　　フィルーツマンの「パケットデータの伝送およ
び受信のための論理的ＦＩＦＯとしてのＳＲＡＭの構成
（ＣＯＮＦＩＧＵＲＡＴＩＯＮ　ＯＦ　ＳＲＡＭＳ　Ａ
Ｓ　ＬＯＧＩＣＡＬ　ＦＩＦＯＳ　ＦＯＲ　ＴＲＡＮＳ
ＭＩＳＳＩＯＮ　ＡＮＤ　ＲＥＣＥＰＴＩＯＮ　ＯＦ　
ＰＡＣＫＥＴ　ＤＡＴＡ　）」連続番号０７／５２９、
３６３。

【０００４】

【技術分野】この発明は一般的にはデータ操作に関し、
より特定的には複数個のデータの待ち行列を単一ＦＩＦ
Ｏメモリを介して１つのロケーションから別のロケーシ
ョンへ伝送するための方法およびシステムに関する。こ
の発明は異なるレベルの優先順位を有するデータの待ち
行列を処理するＦＤＤＩネットワークにおいて特に有用
性を有する。

【０００５】

【背景技術】フレーム（あるフレーミング、または「ハ
ウスキーピング」ビットを含むデータのパケットまたは
バーストは「フレーム」と規定される。フレームの形を
して送られたデータは「フレームされたデータ」と呼ば
れる）内に配列されたデータのパケットを処理するデー
タ操作システムにおいて、フレームされたデータを１つ
のロケーションの１組の待ち行列から別のロケーション
の第２の組に送るという必要性がしばしばある。たとえ
ば、ここにおいて引用により援用された前出、「融通性
のあるバッファ管理を有するＦＤＤＩ制御装置」に対す
る、同時係属出願（１）において説明されたタイプのネ
ットワークにおいて、フレームされたデータの待ち行列
がネットワークへの伝送のために、システムメモリ内の
確立されたバッファから出力バッファにおいて、論理的
ＦＩＦＯによって形成された対応する領域に転送される
バスマスタアーキテクチュアを含むネットワーク制御装
置がある。システムメモリと出力バッファとの間には、
予め定められた記憶容量、たとえば３３バイトを有し、
出力バッファへの途中で一時的にフレームされたデータ
をストアするための物理的ＦＩＦＯがある。物理的ＦＩ
ＦＯの１つの目的は、システムおよびネットワーククロ
ックのクロック速度における差の結果として必要とされ
るデータのバッファリングを与えることである。

【０００６】ＦＤＤＩネットワーク制御装置によって処
理されたデータの待ち行列は、システムメモリ内のバッ
ファ領域から出力バッファに、一度に１つのフレームず
つ、トークン（ＦＤＤＩにおいて、ネットワークは光学
媒体によって構成される）および伝送のために利用可能
なデータを受取ってネットワークへの伝送要求に応答し
て転送される。データの待ち行列は、出力バッファにお
いて「論理的ＦＩＦＯ」によって形成された対応する待
ち行列内にストアされる。

【０００７】データは優先順に、最も高いものから始ま
って同じ優先順位を有するいかなるデータももはや伝送
に利用できなくなるまで、またはトークンの受信の間に
満了しないトークン保持時間がその優先順位のしきい値
より少なくなるまで、転送される。このプロトコルに関
する詳細は、ここに引用によって援用された前出、「Ｆ
ＤＤＩネットワークにおける多重レベルの非同期優先順
位を実現するための方法およびシステム」に対する同時
係属出願（３）において与えられる。

【０００８】システムメモリから、物理的ＦＩＦＯを介
して、出力バッファへのフレームされたデータの転送に
続いて、同じ優先順位を有するさらなるデータを物理的
ＦＩＦＯに転送し、その後同じ出力バッファ待ち行列に
転送するのか、または異なる優先順位を有するデータを
物理的ＦＩＦＯに転送し（もし何らかのさらなるデータ
が利用可能な状態であれば）、その後別の出力バッファ
待ち行列に転送するかの決定がなされる。

【０００９】しかしながら、物理的ＦＩＦＯの「ロッキ
ングアップ」と呼ばれる状態が起こる傾向があり、ＦＩ
ＦＯが「フラッシュ（ｆｌｕｓｈｅｄ　）」されなけれ
ばＦＩＦＯを介するさらなるデータの転送を不可能にす
る。出力バッファにおける待ち行列が「ほとんど一杯」
であるとき、すなわちそれは、その待ち行列を含む論理
的ＦＩＦＯにおいて利用可能な残余の記憶量が物理的Ｆ
ＩＦＯの記憶容量よりも少ないとき、ロッキングアップ
が起こる。このことが起こるとき、異なるレベルの優先
順位を有するデータがシステムメモリからそれに転送さ
れ始めるので、物理的ＦＩＦＯは現在の優先順位を有す
るデータを完全に空にはしない。新しい待ち行列がＦＩ
ＦＯにおける残余のデータの優先順位と異なるレベルの
優先順位を有するので、物理的ＦＩＦＯにおいてストア
された残余のデータが新しい出力バッファ待ち行列に転
送され得ないために、ロッキングアップが起こる。この
現象の発生は避けられなければならず、かつ同時に、現
在の待ち行列が「ほとんど一杯」の状態でないとき、ネ
ットワークの作動速度を最適化するために、いかなる利
用可能なデータもすぐに物理的ＦＩＦＯに転送されなけ
ればならない。

【００１０】

【発明の開示】したがって、この発明の１つの目的は、
異なる待ち行列が異なる特性のデータを含む、１つのロ
ケーションの待ち行列から別のロケーションの対応する
待ち行列へ、そこを通ってフレームされたデータが通過
する単一ＦＩＦＯの「ロッキングアップ」を防止するこ
とである。

【００１１】この発明の別の目的は、異なる待ち行列が
異なるレベルの優先順位を有するデータを含む、１つの
ロケーションでの待ち行列から別のロケーションでの対
応する待ち行列へ、そこを通ってフレームされたデータ
が通過する単一ＦＩＦＯの「ロッキングアップ」を防止
することである。

【００１２】この発明の別の目的は、ＦＤＤＩネットワ
ークのバスインタフェースにおいて、異なる待ち行列が
異なるレベルの優先順位を含む、１つのロケーションで
の待ち行列から別のロケーションでの対応する待ち行列
へ、そこを通ってフレームされたデータが通過する単一
ＦＩＦＯの「ロッキングアップ」を防止することである
。

【００１３】さらに別の目的は、現在の待ち行列が「ほ
とんど一杯」ではないと判断されたときすぐに、利用可
能なデータをシステムメモリから物理的ＦＩＦＯに転送
することによって、説明された型のインタフェースの動
作速度を最適化することである。

【００１４】この発明の上記のかつ他の目的は、各々が
複数個の異なる待ち行列に配列されたデータのフレーム
をストアする複数個のプロセッサおよびシステムメモリ
を含むネットワークアダプタによって満たされる。各々
の待ち行列のフレームは他の待ち行列のデータのフレー
ムの優先順位と異なる優先順位を有する。ネットワーク
へのデータのフレームの伝送は、ネットワークへ伝送さ
れるべきフレームされたデータの複数個の待ち行列をそ
れぞれにストアするための複数個の先入れ先出し方式（
ＦＩＦＯ）メモリ領域において待ち行列を受取るために
構成された出力バッファメモリによって制御される。

【００１５】ＦＩＦＯメモリはフレームされたデータの
ための単一の信号フロー経路をシステムメモリと出力バ
ッファメモリとの間に確立する。フレームされたデータ
のフローは、優先順に一度に１つの待ち行列ずつ、ＦＩ
ＦＯメモリを介して、出力バッファの対応するＦＩＦＯ
の領域まで制御される。出力バッファメモリのそれぞれ
の出力ＦＩＦＯ領域においてストアされたフレームされ
たデータはそれからネットワークに転送される。好まし
くは、ＦＩＦＯメモリは予め定められたデータ記憶容量
を有し、システムメモリからＦＩＦＯメモリへのフレー
ムされたデータの転送およびＦＩＦＯメモリから出力バ
ッファへのフレームされたデータの転送は、ＦＩＦＯメ
モリから出力バッファメモリへフレームされたデータが
転送されるたびに、ＦＩＦＯメモリでは常にデータが使
い尽くされるように制御される。

【００１６】この発明の特定の局面に従って、ネットワ
ークに伝送されるべき特定の優先順位のデータを現在受
信している出力バッファメモリの特定の待ち行列に利用
可能な残余のデータ記憶量が決定される。フレームされ
たデータは、特定の待ち行列に利用可能な残余のデータ
記憶容量が前記ＦＩＦＯメモリのデータ記憶容量より少
なくないときにのみシステムメモリからＦＩＦＯメモリ
へ転送される。

【００１７】好ましい実施例において、データフロー制
御装置は特定の待ち行列に利用可能な残余の記憶量がＦ
ＩＦＯメモリの予め定められた記憶容量よりも大きくな
いときに、特定の優先順位のフレームされたデータを受
信する出力バッファメモリの特定の待ち行列の「ほとん
ど一杯」の状態を検出する。「ほとんど一杯」の状態に
応答して、システムメモリからＦＩＦＯメモリへのデー
タの転送を終了し、かつＦＩＦＯメモリを介して、シス
テムメモリから出力バッファの異なる特定の待ち行列へ
の異なる優先順位を有するデータの転送を開始する。

【００１８】この発明の別の局面に従って、ネットワー
クに伝送される出力バッファのある特定の待ち行列に利
用可能な残余の記憶量がＦＩＦＯメモリの記憶容量と等
しくなる時点が検出される。これに応じて、制御装置は
システムメモリからＦＩＦＯメモリへのデータの転送を
再開する。

【００１９】好ましくは、検出は、ネットワークへ伝送
される出力バッファの特定の待ち行列に利用可能な残余
の記憶量がＦＩＦＯメモリの記憶容量を超えるときを発
見することによって行なわれる。これに応じて、さらな
るデータはシステムメモリからＦＩＦＯメモリへ転送さ
れる。

【００２０】好ましい実施例において、ＦＩＦＯメモリ
は物理的単一ＦＩＦＯメモリであり、かつ出力バッファ
待ち行列は複数個の論理的ＦＩＦＯメモリとして構成さ
れる。

【００２１】この発明の別の局面に従って、複数個のバ
ッファはシステムメモリ内の任意の場所で確立される。 各々のバッファは、特定の優先順位を有するデータのフ
レームをストアするためにシステムメモリ内の複数個の
連続するロケーションによって形成され、かつ複数個の
バッファをそれぞれに指す複数個の記述子リングはシス
テムメモリ内で確立される。

【００２２】この発明のさらに他の目的および利点は、
この発明の好ましい実施例がこの発明を行なうために企
図された最善の方法の例示によって簡単に示され、かつ
説明される以下の詳細な説明から当業者には容易に明ら
かになるであろう。理解されるように、すべてがこの発
明から逸脱することなしに、この発明は他のおよび異な
る実施例を可能にし、かつそのいくつかの詳細は様々な
明白な点において修正を可能にする。したがって、図面
および説明は性質上、例示的なものとみなされ、制限的
なものではない。

【００２３】

【好ましい実施例の詳細な開示】この発明は、データ待
ち行列操作の分野において一般的な適応性を有するが、
企図された特定の有用性はＦＤＤＩネットワークである
。したがって、この発明の開示はＦＤＤＩの分野におい
てなされるが、この発明はそれほど制限され得ないとい
うことが理解され得る。

【００２４】

【ＦＤＤＩ】その環境におけるこの発明の理解を得るた
めに役に立つ、いくつかの背景情報が今与えられる。

【００２５】ファイバオプティック成分およびシステム
に基づき、かつアメリカ国家標準研究所（ＡＮＳＩ）Ｘ
３Ｔ９．５委員会（ｔｈｅ　ＡｍｅｒｉｃａｎＮａｔｉ
ｏｎａｌ　Ｓｔａｎｄａｒｄｓ　Ｉｎｓｔｉｔｕｔｅ　
（ＡＮＳＩ）　Ｘ３Ｔ９．５　Ｃｏｍｍｉｔｔｅｅ　）
によって発展した「ファイバ分配されたデータインタフ
ェース（Ｆｉｂｅｒ　Ｄｉｓｔｒｉｂｕｔｅｄ　Ｄａｔ
ａ　Ｉｎｔｅｒｆａｃｅ）（ＦＤＤＩ）」は、二重の逆
回転する物理的リングを実現する、１秒あたり１００メ
ガビットの時間を決められたトークンプロトコルを規定
する。図１は様々なステーションタイプによって構成さ
れたＦＤＤＩリングの簡素化されたブロック図である。 時々「二重アタッチメントステーション」と呼ばれるク
ラスＡステーションは、ネットワークの一次のおよび二
次のリングの両方に接続される。矢印によって示される
ように、データは２つのリング上で逆方向に流れる。ク
ラスＡステーションは配線重信装置として作用すること
ができ、単一アタッチメント、またはクラスＢステーシ
ョンをリングに接続するのに役に立つ。図１において、
ステーション２はステーション３、４および５のための
配線重信装置である。重信装置は多数のステーションの
ためにネットワークアドミニストレータに単一保守ポイ
ントを与える。ステーションの間で転送されたデータは
フレームされたパケットの形をしている。

【００２６】ＦＤＤＩパケットのフォーマットは図２に
示される。パケットの前には最小の１６の使用されない
でいる制御シンボル（プリアンブル）がある。パケット
は、この技術において周知の４Ｂ／５ＢコードのＪおよ
びＫ制御シンボルから構成されたスタート区切り信号で
始まる。パケットの型を識別する２−データ−シンボル
のフレーム制御（ＦＣ）フィールドがこれに続く。宛先
アドレス（ＤＡ）はパケットの意図された受取り手を識
別する。同様に、ソースアドレス（ＳＡ）はパケットの
送り手を識別する。アドレスは長さにおいて１６ビット
または４８ビットであり得る。ＤＡフィールドは単一ス
テーション、グループのステーション、またはリング上
のすべてのステーションを示すことができる。

【００２７】ＳＡに続いて、可変長情報フィールドが来
る。フレームチェックシーケンス（ＦＣＳ）フィールド
は４バイトのデータを含む。これらのデータは３２ビッ
トオートディン（Ａｕｔｏｄｉｎ　）ＩＩ周期冗長検査
多項式の結果として生じる。ＦＣＳはＦＣ、ＤＡ、ＳＡ
、ＩＮＦＯおよびＰＣＳフィールドのデータ完全性を確
実にする。

【００２８】ＦＣＳフィールドに続いて、Ｔシンボルで
形成されたエンド区切り記号（ＥＤ）が伝送される。フ
レーム状態（ＦＳ）フィールドはパケットがエラーを有
して受信されたかどうか、アドレスが認められたか、ま
たはパケットがコピーされたかどうかを決定するシンボ
ルのために使われる。

【００２９】パケットは親ステーションによってＦＤＤ
Ｉから除去される。「ストリッピング」と呼ばれ、かつ
図３（Ａ）および図３（Ｂ）に示される、この過程にお
いて、媒体アクセス制御装置（ＭＡＣ）２０はリング上
での伝送のためにＩＤＬＥ制御シンボルのソースを選択
する。スタート区切り信号が到達すると、制御装置は繰
り返し経路に切換える。パケットはモニタされ、もし必
要とされるならコピーされ、かつ同時に繰り返される。 媒体アクセス制御装置２０はまたそれ自身のパケットを
ソースに切換えることが、またはトークンを発生するこ
とができる。

【００３０】トークンパッシングにおいて、ステーショ
ンはそれを受信するステーションへの伝送の権利を割当
てる特定のビットパターンである、「トークン」を循環
することによって権利を媒体上の伝送に分配する。伝送
することを望むステーションは、それがトークンパッシ
ング順において前のステーションからトークンを受取る
まで待つ。ステーションがトークンを受信すると、それ
はそのデータを伝送し、それからトークンを次のステー
ションに通過させる。

【００３１】伝送を待つＦＤＤＩステーションは第１に
ストリッピング動作を行なうことによってトークンを「
捕捉」しなければならない。トークンＳＤフィールドの
みがリング上で繰り返される。一度トークンが捕捉され
ると、ステーションはパケットを伝送し始めることがで
きる。最後のパケットが送られると、新しいトークンを
発生することによってステーションがすぐにその後に続
く。

【００３２】データの伝送に割当てられた時間の量およ
びトークンを捕捉するためのルールはＦＤＤＩ仕様にお
いて規定され、かつ前出の、かつここに引用によって援
用された同時係属出願（３）において要約される「時間
を決められたトークンプロトコル」によって決定される
。プロトコルは、初期設定でクレームプロセスの間にス
テーションの中でビッドするプロセスにおいて決定され
た最大のトークン回転時間「ＴＲＴ」を保証するように
指定される。ビッドするプロセスはトークン到達の間の
最も速い時間を必要とするステーションがリングのため
に目標のトークン回転時間（ＴＴＲＴ）を指令すること
を可能にする。

【００３３】時間を決められたトークンプロトコルは、
２つの型の伝送サービス、すなわち同期サービスおよび
非同期サービスを提供する。ステーションは同期サービ
スでは、各々のトークン回転上で予め定められた量の伝
送帯域幅を与えられる。残余のリング帯域幅は非同期サ
ービスを使用するステーションの中で共用される。ステ
ーションはトークンサービスが期待されたよりも速く到
達したときには非同期伝送をすることが可能である。非
同期伝送に割当てられた時間の量はトークンによる実際
の到達時間と期待されるトークン到達時間との間の差に
限定される。非同期伝送に対する帯域幅の割当はダイナ
ミックであり、同期伝送に対するいかなる使用されない
帯域幅もトークン回転上で非同期伝送に再び割当てられ
る。

【００３４】図４を参照すると、前出の「メモリ管理シ
ステムおよび方法」に対する同時係属出願（２）におい
て、さらに詳細に説明されている型のＦＤＤＩインタフ
ェースにおいて、一般的に１１６として示されるマスタ
バスアーキテクチュアはファイバ光学媒体の形でシステ
ム、またはユーザ、バスとネットワークとの間に与えら
れる。バスマスタアーキテクチュアの主たる構成要件は
、制御装置１２０からデータフレームを受け、かつデー
タをパラレルからシリアルのフォーマットに変換する前
にフレームの適当な符号化を行なうエンコーダ／デコー
ダ（ＥＮＤＥＣ）１３２を介して媒体にアクセスし、か
つＦＤＤＩ要求を満たすために他の「ハウスキーピング
」機能を行なう、媒体アクセス制御装置（ＭＡＣ）１２
０を含む。ネットワークＤＭＡ（直接メモリアクセス）
制御装置１２４はシステムバス上の少なくとも１つのシ
ステムメモリ（示されない）と、少なくとも１つのＦＩ
ＦＯ（先入れ先出し方式）のメモリを有するように構成
され、ネットワークＤＭＡ制御装置と媒体アクセス制御
装置との間に接続された出力バッファ１２６との間のデ
ータの転送を制御する。媒体アクセス制御装置１２０は
、フレームストリッピング、エラーチェッキングおよび
バスアービトレーションなどの何らかの必要とされるハ
ウスキーピング機能を行なう間にデータのフレームを受
信し、かつ伝送する適切なネットワークアクセスプロト
コルを実現する。ネットワークＤＭＡ制御装置１２４は
フロントエンドバスマスタとして動作し、ホストまたは
ノードプロセッサと交信し、メモリ内のデータの移動を
最小にしながらシステムメモリおよびバッファからのお
よびその中のデータを分散し、かつ収集する。

【００３５】図９に示され、以下にさらに詳細に説明さ
れる媒体アクセス制御装置１２０はデータバス１３４と
アドレスバス１３６とを介してバッファメモリ１２６に
インタフェースされ、かつデータバス１３４を介してネ
ットワークＤＭＡ制御装置１２４にインタフェースされ
る。媒体へのおよび媒体からのデータの移動を制御する
ために、ホストバス１４０上で制御装置１３４と１２０
との間でハンドシェイキングが行なわれる。

【００３６】ネットワークＤＭＡ制御装置１２４は、共
用されたデータバス１４４およびアドレスならびに制御
バス１４６、１４８を含むホストバス１４２上にある。 ネットワークＤＭＡ制御装置１２４へのアービトレーシ
ョン信号はバス要求および肯定応答線１５０上でホスト
にインタフェースされる。媒体アクセスおよびネットワ
ークＤＭＡ制御装置１２０および１２４は、出力バッフ
ァメモリ１２６とともに以下に、およびここに引用によ
って援用された前出、同時係属出願（１）において詳し
く説明されるように、示された様々なバス上でネットワ
ークインタフェース動作を行なうために協働する。

【００３７】図６のブロック図を参照すると、図７に詳
細に示されかつ以下においてさらに詳細に説明される出
力バッファ１２６は、媒体から受信したデータの待ち行
列を含む受信ＦＩＦＯ１７５および少なくとも１つ、し
かし好ましくは４つの、各々が媒体に供給されるべきデ
ータの待ち行列を含む伝送ＦＩＦＯ１７７を有するよう
に構成される。４つの待ち行列は図７において、１つの
同期待ち行列とＦＤＤＩ仕様に従って３つの異なる割当
てられたレベルの優先順位を有するデータを含む非同期
待ち行列として示される。好ましくは、スタティックラ
ンダムアクセスメモリ（ＳＲＡＭ）である出力バッファ
１２６は、各々が異なる優先順位のデータ待ち行列を含
む４つのＦＩＦＯを有するようにファームウェアによっ
てプログラムされる。特定的に、各々のＦＩＦＯは従来
の態様でポインタを使用して規定される。

【００３８】媒体から受取られたデータはネットワーク
ＤＭＡ制御装置１２４によってリンクリスト待ち行列１
７８を介してシステムメモリに供給され、かつ同様に、
データはシステムメモリから同期および３つのレベルの
非同期優先順位に対応するリンクリスト待ち行列１８０
を介して媒体に伝送される。このシステムにおいて実現
されるバッファメモリ管理の詳細のために、引用により
ここに援用された前出、「メモリ管理システムおよび方
法」に対する同時係属出願（２）の参照がここにおいて
なされる。

【００３９】出力バッファ１２６を伴ういかなる動作よ
りも前に、ノードプロセッサはバッファ内にすべての待
ち行列のエンドアドレスをロードしなければならない。 待ち行列ポインタは図７に示される順にある、すなわち
ポインタはまず特定のフレーム領域の終りを規定し、そ
れから待ち行列を受信し、次に同期待ち行列に続いて非
同期待ち行列の３つの異なったレベルの優先順位の順で
待ち行列を伝送する。図７の右手列において示されるよ
うに、使用されるすべての待ち行列の読出し／書込みポ
インタはまたノードプロセッサによってプログラムされ
る。エンドアドレスポインタは図面の左手列に示される
。

【００４０】ネットワークアクセスおよびネットワーク
ＤＭＡ制御装置１２０、１２４がバッファメモリ１２６
とともにいかにして示される様々なバス上でネットワー
クインタフェース動作を行なうために協働するのかとい
うことは以下に説明されるであろう。当分の間、まずイ
ンタフェースの主たる構成要素、すなわちネットワーク
ＤＭＡ制御装置１２４、媒体アクセス制御装置１２０お
よび出力バッファ１２６のさらに詳細な説明が今、与え
られるであろう。

【００４１】

【ネットワークＤＭＡ制御装置１２４】図８に詳細に示
されるネットワークＤＭＡ制御装置１２４は、媒体アク
セス制御装置１２０とネットワーク制御装置１２４との
間に接続されたインタフェース回路１５０を含む。イン
タフェース１５０は少なくとも１つ、かつ好ましくは４
つのＦＩＦＯ１５２を含む伝送セクション、ＦＩＦＯを
含む受信セクション、およびパケットバッファ管理回路
１５６と交信する。インタフェース１５０は伝送セクシ
ョン１５２内にストアされたデータを出力バッファメモ
リ１２６に伝送し、データをバッファ１２６から受信セ
クション１２４に転送する。バッファ１２６から受信セ
クション１５４へのデータの転送は、ネットワーク上で
データがシステムに利用可能な状態で、かつ他の条件が
満たされたときに、媒体アクセス制御装置１２０のコマ
ンドによってなされる。伝送セクション１５２からのデ
ータの転送は、システムメモリからのデータが伝送セク
ションにおいて利用可能な状態で、そこのデータ待ち行
列がアンロックされかつ他の条件が満たされたときに行
なわれる。

【００４２】パケットバッファ管理回路１５６は、ＦＩ
ＦＯ仕様に従ったデータの優先順位に依存する適切な待
ち行列でバッファメモリをロードするために、媒体アク
セス制御装置１２０に対して伝送セクションにおいてど
んなタイプのデータがあるのかということを示す。もし
待ち行列が一杯になると、インタフェース１５０はパケ
ットバッファ管理回路１５６に、現在のＦＩＦＯを空に
するのを終えるためにその待ち行列をロックするように
、かつその待ち行列を中断するように信号を送る。もし
転送が不完全であると、１５０が待ち行列がアンロック
されたという信号を送るまで回路１５６は未済の転送を
続ける。そのときには、いかなる中断された転送も続け
られる。もし伝送および受信データがセクション１５２
および１５４におけるＦＩＦＯから同時に要求されると
、インタフェース１５０は予め定められた伝送および受
信優先順位に従って事象の順序に基礎を置いてこれらの
転送の優先順位を決める。

【００４３】パケットバッファ管理回路１５６はコマン
ドワードコードをデコードし、伝送し、クリアエラーコ
マンドを要求しかつ適切な情報をシステムメモリインタ
フェース１６０にかつ伝送セクション１５２に送る。パ
ケットバッファ管理回路１５６はコマンド要求、ＦＩＦ
Ｏ１５２からの伝送要求およびＦＩＦＯ１５４からの受
信要求に優先順位を与える。管理回路１５６はそれから
システムメモリインタフェース１６０にコマンドを発行
して伝送または受信のいずれかを許可するか、またはコ
マンドの１つを処理し、ＣＰＵインタフェース１６１を
介してシステムにインタフェースされる。

【００４４】伝送セクション１５２はすべての伝送待ち
行列を維持し、かつ予め定められた優先順位における動
作に優先順位を与える。ＦＩＦＯ１５２はバイトオーダ
リングおよびデータ収集を行ない、かつ媒体アクセス制
御装置１２０によって処理されるべきＦＩＦＯ指向のパ
ケットにデータをフォーマットする。伝送セクション１
５２内の様々な伝送待ち行列が制御されるので、バッフ
ァメモリ１２６が待ち行列を満たすとき、待ち行列切換
えが行なわれる。ロックされた待ち行列に対するすべて
の必要な情報は、待ち行列がアンロックされたときに動
作が再開できるようにストアされる。

【００４５】伝送セクション１５２において含まれたＦ
ＩＦＯはまたシステムメモリインタフェース１６０とネ
ットワークアクセス制御インタフェース１５０との間で
データバッファリングおよび速度調整のために使用され
る。システムメモリバス上とネットワーク上とのデータ
転送速度が独立しているので、ネットワークＤＭＡ制御
装置１３８においてバッファリングが必要とされる。

【００４６】受信セクション１５４は出力バッファメモ
リ１２６からＦＩＦＯ指向のフレームを受け、かつそれ
らをシステムメモリ内の受信バッファの中に分散させる
。受信バッファは記述子リングによって示される。セク
ション１５４は、伝送ＦＩＦＯ１５２と同じ態様におい
てネットワークとシステムメモリとの間の速度調整を与
えるためにＦＩＦＯをさらに含む。

【００４７】システムメモリインタフェース（ＳＭＩ）
１６０はシステムメモリのために高速プログラム可能バ
スインタフェース、アドレス発生回路および記憶装置を
含む。インタフェース１６０はまたシステムメモリ内の
バッファ管理のためのリングの端検出回路と、システム
メモリインタフェースのために主要な制御状態機械とを
含む。

【００４８】線１６３でシステムメモリインタフェース
１６０からシステムに供給された信号は、システムクロ
ックＳＣＬＫ（示されない）と同期している。これらの
信号は外部アービタ（示されない）からの１つのシステ
ムメモリのアクセスを要求する。別の信号はネットワー
クＤＭＡ制御装置１２４にシステムメモリにアクセスす
る権利を付与する。ＳＭＩ１６０の出力でのアドレスバ
スは、すべてのシステムメモリアクセスにアドレスし、
かつシステムメモリ読出し／書込み線はデータがシステ
ムメモリから制御装置１２４に転送されているのか、ま
たは制御装置からシステムメモリに転送されているのか
を示す。ＳＭＩ１６０の出力での他の信号はシステムメ
モリの状態を示し、エラーを示し、システムメモリに対
して読出しと書込みとの間のバス競合を防ぐために外部
データバッファを可能化または不能化する。別のＳＭＩ
信号はＳＭＩ内のラッチを活性化して書込み動作のため
にシステムメモリにデータをラッチする。

【００４９】ＣＰＵインタフェース１６１での信号線は
、ネットワークＤＭＡ制御装置１２４がメモリからのコ
マンドを読出されなければならないことを示し、かつ制
御装置にメモリアクセスを行なうように指示する信号を
含む。別の線はＣＰＵにネットワークＤＭＡ制御装置が
メモリ内に新しい状態を書込んだという信号を送り、か
つ別の線は割込みを主張（ｄｅａｓｅｒｔｓ）しない。

【００５０】インタフェース１５０の出力には、媒体ア
クセス制御装置１２０を介してバッファメモリ１２６を
アクセスする符号化された要求を含むホスト要求バスが
設けられる。ホスト要求バス上にあるコードに依存して
、バッファメモリ１２６は４つのうちのいずれかの伝送
待ち行列においてデータを読出すまたはデータを書込む
ためにアクセスされる。読出し要求は、バッファ１２６
からの受信パケットを検索し、かつそれらをシステムメ
モリ内にストアする。書込み要求は伝送のためにパケッ
トをバッファメモリ内に転送する。インタフェース１５
０の出力にはまた媒体アクセス制御装置１２０によって
許可されているネットワークＤＭＡ制御装置１２４の現
在の書込みまたは読出し要求を示す信号を搬送するホス
ト肯定応答線が設けられる。この信号とともに、バッフ
ァメモリ１２６は可能化され、かつ以下に説明されるよ
うにデータはデータバス、データパリティバスおよびデ
ータタグバス上に現われる。インタフェースはまた、媒
体アクセス制御装置１２０がバッファメモリ１２６から
ＤＭＡ制御装置へデータを読出すとき読出し出力を与え
て、ネットワークＤＭＡ制御装置１２４へデータをラッ
チする。受信されたデータ線は、受信されたデータがバ
ッファ１２６内にありかつシステムメモリに転送される
準備ができているということを示す。以下に説明される
他の線はバッファ１２６において現在アクセスされた伝
送待ち行列の状態を示す。

【００５１】

【媒体アクセス制御装置１２０】図５においてさらに詳
細に説明される媒体アクセス制御装置１２０はＦＤＤＩ
ＭＡＣプロトコルを処理するためのコア媒体アクセス制
御（ＭＡＣ）１６２を含む。ＭＡＣ１６２のデータＩ／
Ｏポートは伝送および受信ＦＩＦＯ１６４および１６６
に接続される。ネットワークから受取られたデータは、
受信ＦＩＦＯ１６６によって外部バッファメモリ１２６
に供給される。ネットワークに供給されるべき外部バッ
ファからのデータは伝送ＦＩＦＯ１６４においてストア
される。ＦＩＦＯ制御回路１６８は、メモリアービタ１
７０によってなされたメモリアービトレーション決定に
基礎を置いて、伝送および受信ＦＩＦＯ１６４および１
６６のローディングおよびアンローディングを調整する
。

【００５２】アドレス発生器１７２は、ネットワークか
ノードプロセッサのどちらがバッファメモリにアクセス
できるかを決定するアービタのアクセス決定に基礎を置
いてアドレスバス１３６上で必要とされる外部バッファ
メモリアドレスを供給する。ノードプロセッサインタフ
ェース１７４は、そのデータ入力がゲート１７３を介し
てアドレス発生器１７２によって制御されており、ノー
ドプロセッサからの命令をデコードし、チップ状態を収
集し、かつ制御装置１２４全体にわたって制御情報を分
配する。

【００５３】媒体アクセス制御装置１２０と同じチップ
上にある伝送および受信ＦＩＦＯ１６４および１６６は
、ネットワークＤＭＡ制御装置１２４の伝送および受信
セクション１５２および１５４と類似の態様において、
主としてシステムバスの待ち時間およびバースト長さに
依存していくつかのデータパケットをストアする。

【００５４】

【バッファメモリ１２６】図６に詳細に示される出力バ
ッファメモリ１２６はネットワークから受取られたデー
タの待ち行列を含む受信ＦＩＦＯ１７５および少なくと
も１つ、しかし好ましくは４つの、各々がネットワーク
に供給されるべきデータの待ち行列を含む伝送ＦＩＦＯ
１７７を有するように構成される。４つの待ち行列は図
７において１つの同期待ち行列およびＦＤＤＩ仕様に従
って、３つのレベルの非同期優先順位を含む待ち行列と
して示される。データ優先順位がお互いにいかに関連し
ているか、かついかにネットワークに供給されているか
ということは、ここにおいて引用により援用された前出
、同時係属出願（３）および（４）に詳細に説明される
。

【００５５】図９に示される伝送フレームのフォーマッ
トはビット位置０−３１でのデータおよびタグビット（
Ｔ）からなり、その後に記述子ワードが続く。各々のフ
レームの最後のワードおよび記述子ワードはそのタグビ
ットが「１」にセットされ、フレームの終りをデマーク
（ｄｅｍａｒｋ）する。伝送されるパケットはホストま
たはノードプロセッサによってシステムメモリ内で準備
される。

【００５６】伝送手順は、４つの主たるステップで図１
０における概観図において示される。システムメモリ内
のデータの準備に続いて、ステップ１８２において、も
し出力バッファ１２６内の現在の伝送待ち行列が、「ほ
とんど一杯」でないと判断されると、この発明に従って
、ネットワークＤＭＡ制御装置１２４はデータをシステ
ムメモリから図８に示されるその内部伝送ＦＩＦＯ１５
２に転送する（ステップ１８４）。データは次に伝送Ｆ
ＩＦＯ１５２から（外部）出力バッファメモリ１２６に
転送され（ステップ１８６）、それから、媒体アクセス
制御装置１２０によって、バッファ１２６からネットワ
ークに転送される（ステップ１８８）。バッファ１２６
内で待ち行列に入れられた伝送パケットは図１１に示さ
れる。

【００５７】

【バッファメモリにおける伝送フレームのローディング
】図９に示された伝送フレームのフォーマットは、媒体
アクセス制御装置１２０の制御の下で、ホストおよびネ
ットワークＤＭＡ制御装置１２４によってバッファメモ
リ１２６にロードされる。このことは、バッファ１２６
に対して要求されている特定の待ち行列に基礎を置いて
符号化されたデータを書込むためのネットワークＤＭＡ
制御装置１２４による要求に応答して行なわれる。前出
、同時係属出願（２）において説明されたように、好ま
しくはバスの利用効率を最大にし、かつオーバーランま
たはアンダーラン状態を避けるために、バッファが伝送
のためにアンロードされているのと同時に、パケットは
バッファ１２６内にロードされる。

【００５８】

【バッファメモリからの伝送フレームのアンローディン
グ】フレームが、媒体アクセス制御装置１２４によって
決定されたバッファメモリ１２６内に完全に位置された
後、同時係属出願（３）において説明されるようにフレ
ーム全体がロードされたと確認されるか、メモリ内に書
込まれたフレームのワードの数が伝送しきい値を超過し
たと確認されたとき、フレームはネットワークへの伝送
の準備ができている。

【００５９】ネットワークへの伝送がシステムに利用可
能であるとき、すなわちＦＤＤＩネットワーク上のトー
クンが待ち行列を伝送するために捕捉され、かつその待
ち行列に対する伝送条件が満たされると、伝送が始まり
かつフレームは論理「１」タグビットとして特徴付けら
れたフレームの終りが現われるまで媒体アクセス制御装
置１２４によって読出される。このとき、前出、同時係
属出願（２）に説明されるように、データのフレームは
バッファが空にされる前に、その後の伝送のためにバッ
ファ内に既に読出されている。すなわち、伝送が進行中
でかつフレームの完全な伝送の後、完全なフレームがバ
ッファ内にあるかまたはバッファの内容がプログラムさ
れたフレームしきい値を超過すると、媒体アクセス制御
装置１２４は伝送のためにＦＩＦＯの選択された待ち行
列からデータをさらに取出してそのチップ上の伝送ＦＩ
ＦＯ１６４内に運ぶ。もしどちらの条件も満たされなけ
れば、媒体アクセス制御装置１２４は、伝送のために優
先順で他の待ち行列をチェックする。

【００６０】待ち行列からの伝送は、待ち行列が空にな
るときに完成される。しかしながら、もし伝送ＦＩＦＯ
１６４がフレームの中間で空になると、アンダーラン状
態が暗示され、現在のフレームは打切られる（ａｂｏｒ
ｔｅｄ　）。

【００６１】バッファメモリ内にストアされた伝送デー
タの待ち行列は、図１１に示されるフォーマットを有し
、そこにおいて各々のフレームはタグビット「０」によ
って特徴付けられた長いワードおよびタグビット「１」
によって特徴付けられた最後の長いワードを含む。パケ
ットの最後のワードに続いて、タグビット「１」によっ
てまた特徴付けられた状態ワードが設けられる。状態ワ
ードはデータバッファの状態と同様に、多数の予め定め
られたビット、すなわちどのバイトの境界でデータの最
後のワードが終るかを規定するビット、ネットワークＤ
ＭＡ制御装置がシステムメモリから得た状態からコピー
されたビット、およびパケットがエラーを含み打切られ
るべきであるか否かを示すビット、を含むパケットの状
態を反映する。

【００６２】

【バッファメモリにおける受信パケットのローディング
】図１２における外観図に示されるパケットの受信は外
部バッファメモリ１２６における記憶（ステップ１９０
）のために媒体アクセス制御装置１２０によるデータパ
ケットの受信（ステップ１９０）を必要とし、かつバッ
ファからネットワークＤＭＡ制御装置１２４の内部受信
ＦＩＦＯ１５４へのパケットデータの転送（ステップ１
９２）を必要とする。ネットワークＤＭＡ制御装置１２
４はそれから、パケットデータを内部受信ＦＩＦＯ１５
４からホストまたはノードプロセッサによって処理され
るように（ステップ１９６）、システムメモリに転送す
る（ステップ１９４）。バッファメモリ１２６内にスト
アされた受信フレームのフォーマットは図１３に示され
る。

【００６３】媒体アクセス制御装置１２０によってバッ
ファメモリ１２６内にストアされたネットワークから受
取られたパケットは図１４に示された態様でメモリ内に
配列される。バッファメモリ内の受信パケットはこうし
て次々に隣接してストアされ、バッファメモリ受信領域
が循環する待ち行列の構成を有するようにさせる。各々
のパケットの終りで、媒体アクセス制御装置１２４はパ
ケットの状態をストアする。タグビットはデータのため
に０にセットされかつ状態ワードを識別するために１に
セットされる。

【００６４】

【バッファメモリからの受信フレームのアンローディン
グ】媒体アクセス制御装置１２０はデータをバッファメ
モリ１２６からシステムメモリ内に転送するために、ネ
ットワークＤＭＡ制御装置１２４を制御する。前出の出
願（３）において説明されるように、このことはバッフ
ァメモリ内のワードの数がプログラムされたしきい値を
超過するかまたは、完全なフレームを含むときに起こる
。フレーム受信の間の受信バッファ待ち行列のいかなる
オーバーフロー状態もフレームが打切られるべきだとい
うことを示す状態ワードによって示される。

【００６５】

【ネットワークアクセスおよびネットワークＤＭＡ制御
装置インターフェーシング】図１５は媒体アクセス制御
装置１２０、ネットワークＤＭＡ制御装置１２４および
バッファメモリ１２６の間での信号のフロー経路を示す
。媒体アクセス制御装置１２０とネットワークＤＭＡ制
御装置１２４との間におよびバッファ１２６に接続され
たバッファデータバスＢＤＡＴＡは好ましくは３２ビッ
トバスであり、かつさらなる線ＢＴＡＧは、ＢＤバスが
フレームデータを含むか、またはフレームの終りでのフ
レーム状態を含むのかを規定するタグビットを搬送する
。バスＢＤＰはＢＤバスおよびＢＤＴＡＧバスのために
バッファメモリデータパリティビットを搬送する。これ
らの３つのバスのすべて、すなわちＢＤＡＴＡ、ＢＴＡ
ＧおよびＢＤＰは、バッファメモリ１２６に与えられる
。また媒体アクセス制御装置１２０によって与えられた
好ましくは１６ビットアドレスであるアドレスを搬送す
るアドレスバスＢＡＤＤＲがバッファメモリ１２６に与
えられる。

【００６６】ネットワークへの伝送のために必要とされ
る信号は、前出、同時係属出願（３）に説明されるよう
に、優先順位に依存して、制御バスＱＣＮＴＲＬ上のデ
ータによって決定された多数の異なる待ち行列のいずれ
かにおいて供給される。インタフェースの動作速度を増
すために、制御バスＱＣＮＴＲＬはまたネットワークＤ
ＭＡ制御装置１２４に対して前に一杯であった待ち行列
が今さらなるデータを受取るのに準備できているという
ことを、ここにおいて引用により援用された前出、「パ
ケットデータの送信および受信のための論理的ＦＩＦＯ
としてのＳＲＭＳの構成」に対する同時係属出願（４）
に説明された態様で示す。

【００６７】データを媒体に転送するために、待ち行列
すなわち同期待ち行列および３つのレベルの非同期待ち
行列のうちのどれか１つへのデータの転送状態を示すデ
ータはまたＱＣＮＴＲＬバスによって搬送される。媒体
アクセス制御装置１２０によって与えられた転送状態は
、制御装置１２０がトークンを有し、かつ現在その特定
の待ち行列をバッファメモリ１２６から媒体に伝送して
いるということをネットワークＤＭＡ制御装置１２４に
知らせる。

【００６８】バスＨＳＡＣＫ（ホスト肯定応答）は現在
のネットワークＤＭＡ制御装置書込みまたは読出し要求
が媒体アクセス制御装置１２０によって許可されている
ということを示す信号を搬送する。この信号とともに、
バッファメモリ１２６は可能化され、かつデータはＢＤ
（バスデータ）、ＢＤＰ（バスデータ優先順位）および
ＢＤＴＡＧバス上に現われる。

【００６９】ＲＤＡＴＡは、媒体アクセス制御装置１２
０がネットワークから受信されたデータをネットワーク
ＤＭＡ制御装置１２４によってシステムメモリ内に転送
されるべくバッファメモリ内にストアしたときに主張さ
れる（ａｓｓｅｒｔｅｄ）。これに応答して、ネットワ
ークＤＭＡ制御装置はバスへのアクセスを要求し、それ
は媒体アクセス制御装置１２０によって肯定応答される
。媒体アクセス制御装置１２０は、ＢＡＤＤＲバス上の
データによって特定されたアドレスでバッファメモリ１
２６内にネットワークデータをストアし、かつバッファ
内にストアされたデータはその後、バッファの読出し端
子の媒体アクセス制御装置１２０による主張に応答して
、ネットワークＤＭＡ制御装置１２４に転送される。

【００７０】ちょうど説明されたバス上のネットワーク
ＤＭＡ制御装置１２４と媒体アクセス制御装置１２０と
の間に起こる「ハンドシェーキング」についてのさらな
る詳細は、ここに引用によって援用された前出、同時係
属出願（１）の図１７−図２０および対応するテキスト
において与えられる。

【００７１】

【単一ＦＩＦＯを介する多重優先順位データの処理】こ
の発明に従って、また図１６に示されるように、システ
ムメモリ内の別個の待ち行列にストアされ、優先順位の
レベルに依存するデータを出力バッファ２６の対応の待
ち行列に転送するシーケンスは、ネットワークＤＭＡ制
御装置１２４の単一物理的ＦＩＦＯメモリを通過する。 単一物理的ＦＩＦＯは図８に示されるように、伝送セク
ション１５２に組入れられている。図１７において２０
２と識別された物理的ＦＩＦＯはいかなる予め定められ
たデータ記憶容量を有するようにも大きさが決められ得
る。この例において、物理的ＦＩＦＯ２０２の予め定め
られたデータ記憶容量は３２バイトであると仮定される
。

【００７２】説明された実施例において、かつここにお
いて引用により援用された前出、同時係属出願（２）お
よび（４）においてさらに詳細に述べられるように、各
々の優先順位は図１６に示されるように、システムメモ
リ内の対応するバッファ領域を指すそれ自身の記述子リ
ング２０４を有し、かつ出力バッファメモリ１２６側で
は、優先順位はそれ自身の循環待ち行列を有する。他方
、異なる優先順位のすべてのデータは、同じＦＩＦＯ２
０２を介してシステムメモリから出力バッファ１２６に
、ネットワークＤＭＡ制御装置１２４の伝送セクション
１５２の範囲内で転送される。

【００７３】こうして、同期データはＦＩＦＯ２０２を
介して、同期データのために出力バッファ１２６内で対
応する待ち行列に転送される。この領域を含むための出
力バッファ１２６の同期は、図７と関連して前に説明さ
れたポインタを使用して行なわれる。もしトークンを受
取ったときにいずれかのデータがネットワークへ伝送さ
れるのに利用可能であれば、ＦＤＤＩ仕様にしたがって
、同期データは最初に転送される。

【００７４】その後、優先順位の最も高いレベルとして
規定される優先順位レベル０を有する非同期データがＦ
ＩＦＯ２０２を介して出力バッファ１２６における対応
する待ち行列に転送される。

【００７５】その後、他のレベルの優先順位を有するデ
ータは図１６に示されるように出力バッファ１２６にお
いてシステムメモリから同じＦＩＦＯ２０２を介して順
に対応する領域に転送される。しかしながら、図１６に
おける信号フロー経路が連続して起こるので、一度に１
つの待ち行列のみのデータがＦＩＦＯ２０２を介して通
過するであろうということが理解されるであろう。

【００７６】単一ＦＩＦＯ２０２のロッキングアップを
防ぐために、「ほとんど一杯」のレジスタと呼ばれる媒
体アクセス制御装置１２０（図１７を見よ）内のレジス
タ２０４は、いずれかの特定の待ち行列において利用で
きる残余の記憶量を監視する。現在出力バッファ１２６
に転送されているその特定の待ち行列において利用可能
な残余のスペースの量が物理的ＦＩＦＯの記憶容量より
も大きくならないとき、媒体アクセス制御装置１２０は
ネットワークＤＭＡ制御装置１２４を制御して、伝送デ
ータのシステムメモリからＦＩＦＯ２０２への転送を中
止する。すなわち、ネットワークＤＭＡ制御装置１２４
は、現在の待ち行列においてデータを要求することを停
止し、かつ媒体アクセス制御装置１２０がＦＩＦＯ２０
２を空にする。いかなる残余のデータをも使い尽くされ
ているＦＩＦＯ２０２は、その後制御装置１２０によっ
て要求されるであろう異なる優先順位を有するさらなる
データをロックアップまたはブロックしないであろう。

【００７７】このとき、ネットワークＤＭＡ制御装置１
２０は異なる優先順位を有するデータをＦＩＦＯ２０２
を介して出力バッファ１２６に送り始めるであろう。Ｆ
ＩＦＯ２０２がクリアであるので、ネットワークに対し
てデータフローの割込みはない。

【００７８】出力バッファ１２６のいずれかの待ち行列
に利用可能な残余のデータ記憶量は、従来の態様におい
て、その待ち行列を含む論理ＦＩＦＯを規定する読出し
および書込みポインタのロケーションを比較することに
よって媒体アクセス制御装置１２０によって決定される
。

【００７９】ＦＩＦＯ２０２の「アンダーランニング」
を防ぐために、データは待ち行列が「ほとんど一杯」で
なくなるとすぐに、システムメモリ内の現在の待ち行列
からバッファメモリ１２６内の対応する待ち行列に転送
される。このことは、バッファ１２６内の待ち行列の大
きさをさもなければ必要とされるであろうよりも小さく
させることを可能にする。

【００８０】単一ＦＩＦＯ２０２を介する多重優先順位
データの伝送の間のネットワークＤＭＡ制御装置１２４
と媒体アクセス制御装置１２０との間のハンドシェーキ
ングは、図１５に示されるホスト要求バスＨＳＲＥＱ上
で行なわれる。この図を参照すると、ネットワークＤＭ
Ａ制御装置１２４は、伝送要求に応答して、最も高い優
先順位の未済のデータをホスト要求バスＨＳＲＥＱの適
切な線を使用することによって出力バッファ１２６に転
送する。これに応答して、媒体アクセス制御装置１２０
はＨＳＡＣＫを主張することによってデータに肯定応答
する。転送は、転送されるべきその優先順位のそれ以上
のデータがなくなるか、転送されるべきより高い優先順
位データがあるかまたは出力バッファ１２６におけるそ
の優先順位のための待ち行列が「ほとんど一杯」になる
まで続く。

【００８１】最初の２つの場合において、ネットワーク
ＤＭＡ制御装置１２４は、その伝送ＦＩＦＯ２０２をロ
ードし始め、かつ媒体アクセス制御装置１２０がその伝
送ＦＩＦＯ２０２０をアンロードするのを待ち、かつ未
済の次の最も高い優先順位に切換える。後の場合、媒体
アクセス制御装置１２０はネットワークＤＭＡ制御装置
に「ほとんど一杯」の信号を発する。

【００８２】これに応答して、ネットワークＤＭＡ制御
装置１２４は、その伝送ＦＩＦＯ２０２のローディング
を停止させ、ＦＩＦＯが空になるまでＦＩＦＯをバッフ
ァメモリ１２６にアンローディングし続ける。典型的に
は、このことは出力バッファ１２６の現在の待ち行列を
一杯にはしないであろう。ネットワークＤＭＡ制御装置
１２４はそれからその優先順位をロックし、かつもしい
ずれかが未済であれけば、別の伝送優先順位レベルに切
換える。

【００８３】現在の出力バッファメモリ待ち行列がほと
んど一杯のしきい値よりも下に下がるとすぐに、媒体ア
クセス制御装置１２０がほとんど一杯の待ち行列から伝
送を始めるとき、媒体アクセス制御装置１２０はＱＣＮ
ＴＲＬを使用して、その待ち行列をアンロックするため
にネットワークＤＭＡ制御装置に信号を送る。ネットワ
ークＤＭＡ制御装置はそれからＦＩＦＯ２０２の現在の
内容を出力バッファ１２６に移してしまうことを終える
であろうし、それからアンロックされた優先順位記述子
からのＦＩＦＯのローディングを再開し始める。

【００８４】

【結論】もし利用可能なデータ記憶量が、ＦＩＦＯ２０
２の記憶容量より少ないまたは等しいときのみ、出力バ
ッファ１２６の現在の待ち行列において利用可能な記憶
量を検出することにより、かつデータをＦＩＦＯ２０２
からその待ち行列に転送することによって、ＦＩＦＯ２
０２はいつもデータ転送と現在の待ち行列との間で空に
なる。したがって、ＦＩＦＯは、現在の出力バッファ待
ち行列がほとんど一杯になったときに、それがＦＩＦＯ
を完全に空にできるので、残余のデータでロックアップ
しないであろう。

【００８５】他方、現在の待ち行列が「ほとんど一杯」
より少なくなると、システムメモリから伝送ＦＩＦＯ２
０２へのデータ転送は、インタフェースの動作速度を最
適化するためにすぐに再開する。

【図面の簡単な説明】

【図１】先行技術において周知のタイプのＦＤＤＩネッ
トワークの典型的な実現化例のブロック図である。

【図２】ＦＤＤＩパケットのフォーマットを示す図であ
る。

【図３】（Ａ）ＦＤＤＩ仕様においてＭＡＣ副層の動作
を示す図である。 （Ｂ）ＦＤＤＩ仕様においてＭＡＣ副層の動作を示す図
である。

【図４】別個のノードプロセッサおよびホストを有する
ネットワークインタフェースの実現化例のブロック図で
ある。

【図５】図４に示される媒体アクセス制御装置のさらに
詳細な図である。

【図６】ネットワークインタフェースにおいて行なわれ
るデータフローを示す図である。

【図７】ネットワークインタフェースにおいて実現され
た待ち行列におけるバッファメモリの機構を示す図であ
る。

【図８】図４に示されるネットワークインタフェースア
ーキテクチュアにおけるネットワークＤＭＡ制御装置の
さらに詳細な図である。

【図９】バッファメモリ伝送待ち行列を示す図である。

【図１０】ネットワーク上に伝送されたデータがいかに
してシステムメモリから移動されるかを示すフローチャ
ートである。

【図１１】バッファメモリ内で待ち行列にされた伝送パ
ケットの図である。

【図１２】ネットワークから受取られたデータがいかに
してシステムメモリに移動されるかを示すフローチャー
トである。

【図１３】バッファメモリ受信待ち行列の構造を示す図
である。

【図１４】バッファメモリにおいてストアされた受信パ
ケットのフォーマットを示す。

【図１５】媒体アクセス制御装置、ネットワークＤＭＡ
制御装置およびバッファメモリの中での信号のフローを
示す。

【図１６】単一ＦＩＦＯを介してシステムメモリから出
力バッファへの多重優先順位データのフローを示す。

【図１７】データが単一ＦＩＦＯを介して出力バッファ
に送られるときの媒体アクセス制御装置およびネットワ
ークＤＭＡ制御装置の動作を示す図である。

【符号の説明】

２　　ステーション ５　　ステーション ２０　　媒体アクセス制御装置 １２０　　媒体アクセス制御装置 １２４　　ネットワークＤＭＡ制御装置１２６　　出力
バッファ １５０　　肯定応答線

Claims (22)

【特許請求の範囲】
1. 【請求項１】複数個のプロセッサと、各々の待ち行列の
   フレームが他の待ち行列のデータのフレームの優先順位
   と異なる優先順位を有する複数個の異なる待ち行列内に
   配列されたデータのプレートをストアするためのシステ
   ムメモリ手段とを含む、ネットワークアダプタのための
   前記ネットワークへのデータの前記フレームの伝送を制
   御するための装置であって、ネットワークに伝送される
   べきフレームされたデータの複数個の待ち行列をそれぞ
   れにストアするための複数個の先入先出方式（ＦＩＦＯ
   ）メモリ領域を有するように構成された、出力バッファ
   メモリと、前記メモリ手段と前記出力バッファメモリと
   の間に、前記フレームされたデータのための単一信号フ
   ロー経路を確立するＦＩＦＯメモリと、優先順に一度に
   １つの待ち行列ずつ、前記ＦＩＦＯメモリを介して前記
   バッファメモリの対応するＦＩＦＯメモリ領域への前記
   フレームされたデータのフローを制御するための手段と
   、前記出力バッファメモリの前記ＦＩＦＯメモリ領域内
   にストアされた、前記フレームされたデータを前記ネッ
   トワークへ伝送するための手段とを含む、装置。
2. 【請求項２】　　前記ＦＩＦＯメモリが予め定められた
   データ記憶容量を有し、かつ前記データフロー制御手段
   が前記システムメモリ手段から前記ＦＩＦＯメモリへの
   フレームされたデータの転送と、前記ＦＩＦＯメモリか
   ら前記出力バッファメモリへのフレームされたデータの
   転送とを、前記ＦＩＦＯメモリから前記出力バッファメ
   モリへフレームされたデータが転送されるたびごとに、
   前記ＦＩＦＯメモリが常に空にされるように制御する手
   段を含む、請求項１に記載の装置。
3. 【請求項３】　　データフロー制御装置が、前記ネット
   ワークに伝送されるべき特定の優先順位のデータを現在
   受取っている前記出力バッファメモリの特定の待ち行列
   に利用可能な残余のデータ記憶の量を判断するための手
   段、および前記特定の待ち行列に利用可能な残余の前記
   データ記憶量が前記ＦＩＦＯメモリの前記予め定められ
   たデータ記憶容量より少なくないときにのみ、フレーム
   されたデータを前記システムメモリ手段から前記ＦＩＦ
   Ｏメモリへ転送するための手段を含む、請求項２に記載
   の装置。
4. 【請求項４】　　前記データフロー制御装置が、（ａ）
   　　前記特定の待ち行列に利用可能な記憶の量が前記Ｆ
   ＩＦＯメモリの前記予め定められた記憶容量よりも大き
   くないとき、特定の優先順位のフレームされたデータを
   受取っている前記出力バッファメモリの特定の待ち行列
   の「ほとんど一杯」の状態を検出するための手段と、 （ｂ）　　前記「ほとんど一杯」の状態に応答して、前
   記システムメモリ手段から前記ＦＩＦＯメモリへのデー
   タの転送を終了するための、かつ前記システムメモリ手
   段から前記ＦＩＦＯメモリを介して前記出力バッファの
   異なる特定の待ち行列への異なる優先順位を有するデー
   タの転送を開始するための手段とをさらに含む、請求項
   ２に記載の装置。
5. 【請求項５】　　前記ネットワークに伝送されている前
   記出力バッファ内の特定の待ち行列に利用可能な残余の
   記憶量が、前記ＦＩＦＯメモリの前記予め定められた記
   憶容量に等しくなったときを検出するための手段を含み
   、前記制御装置手段は前記検出手段に応答して、前記シ
   ステムメモリ手段から前記ＦＩＦＯメモリへデータを転
   送するための手段を含む、請求項２に記載の装置。
6. 【請求項６】　　前記検出手段が前記ネットワークに伝
   送されている前記出力バッファ内の特定の待ち行列に利
   用可能な残余の記憶量が前記ＦＩＦＯメモリの前記予め
   定められた記憶容量に等しくなるときを検出し、かつそ
   れに応答してさらなるデータを前記システムメモリ手段
   から前記ＦＩＦＯメモリに転送するための手段を含む、
   請求項５に記載の装置。
7. 【請求項７】　　前記ＦＩＦＯメモリは物理的単一ＦＩ
   ＦＯメモリであり、かつ前記出力バッファの前記待ち行
   列は複数個の論理的ＦＩＦＯメモリとして構成される、
   請求項１に記載の装置。
8. 【請求項８】　　前記システムメモリ手段における任意
   の場所で複数個のバッファを確立するための手段を含み
   、各々のバッファは特定の優先順位を有するデータのフ
   レームをストアするために前記システムメモリ手段にお
   ける複数個の隣接するロケーションから形成され、さら
   に前記複数個のバッファをそれぞれに指す複数個の記述
   子リングを前記システムメモリ手段において確立するた
   めの手段を含む、請求項１に記載の装置。
9. 【請求項９】　　複数個のプロセッサおよび複数個の異
   なる待ち行列内に配列されたデータのフレームをストア
   するためのシステムメモリ手段を含むネットワークアダ
   プタであって、各々の待ち行列のフレームは他の待ち行
   列のデータのフレームの優先順位と異なる優先順位を有
   し、さらにネットワークに伝送されるべきフレームされ
   たデータの複数個の待ち行列をそれぞれにストアするた
   めの複数個の先入先出方式（ＦＩＦＯ）メモリ領域を有
   するように構成された出力バッファメモリと、予め定め
   られた記憶容量を有し、かつ前記システムメモリ手段と
   前記出力バッファメモリとの間の前記フレームされたデ
   ータのための単一信号フロー経路を確立するＦＩＦＯメ
   モリと、前記出力バッファメモリの前記ＦＩＦＯメモリ
   領域内にストアされた前記フレームされたデータを前記
   ネットワークに伝送するための手段とを含むネットワー
   クアダプタのための、優先順に一度に１つの待ち行列ず
   つ、前記ＦＩＦＯメモリを介して前記バッファメモリの
   対応するＦＩＦＯメモリ領域へ前記フレームされたデー
   タのフローを制御する方法であって、それは、前記ネッ
   トワークへのデータの伝送要求を検出するステップと、
   かつそれに応答して、伝送されるべきフレームされたデ
   ータの移動を、 （ａ）　　前記ネットワークに伝送されるべきデータを
   含む前記出力バッファの特定の待ち行列に利用可能な記
   憶量を検出し、 （ｂ）　　前記ＦＩＦＯメモリから前記出力バッファメ
   モリへフレームされたデータを転送し、 （ｃ）　　前記特定の待ち行列に利用可能な残余の前記
   記憶量が前記ＦＩＦＯメモリの前記予め定められた記憶
   容量よりも少なくないときのみ、フレームされたデータ
   を前記システムメモリ手段から前記ＦＩＦＯメモリに転
   送することによって制御するステップとを含む、方法。
10. 【請求項１０】　　伝送されるべきフレームされたデー
    タの移動を制御する前記ステップは、 （ａ）　　前記特定の待ち行列に利用可能な残余の記憶
    量が前記ＦＩＦＯメモリの前記予め定められた記憶容量
    よりも多くないとき、特定の優先順位のフレームされた
    データを受取る前記出力バッファメモリの特定の待ち行
    列の「ほとんど一杯」の状態を検出するステップと、（
    ｂ）　　前記「ほとんど一杯」の状態に応答して、前記
    システムメモリ手段から前記ＦＩＦＯメモリへのデータ
    転送を終了し、かつ前記システムメモリ手段から前記Ｆ
    ＩＦＯメモリを介して前記出力バッファの異なる特定の
    待ち行列への異なる優先順位を有するデータの転送を開
    始するステップとを含む、請求項９に記載の方法。
11. 【請求項１１】　　前記ネットワークに伝送されている
    前記出力バッファ内の特定の待ち行列に利用可能な残余
    の記憶量が前記ＦＩＦＯメモリの前記予め定められた記
    憶量に等しくなったときを検出するステップと、それに
    応答して、さらなるデータを前記システムメモリ手段か
    ら前記ＦＩＦＯメモリに転送するステップとを含む、請
    求項９に記載の方法。
12. 【請求項１２】　　待ち行列内に配列され、かつ複数個
    の異なる伝送優先順位を有するデータのフレームをスト
    アするためのシステムメモリを各々が含む複数個のプロ
    セッサと、前記プロセッサの間にディジタルデータ交信
    経路を形成する光学媒体とを含むファイバ分配されたデ
    ータインタフェース（ＦＤＤＩ）のためのネットワーク
    制御装置であって、前記光学媒体とアクセスするための
    時間を決められたトークンデータプロトコルを実現する
    第１の手段と、出力バッファを形成するランダムアクセ
    スメモリと、前記複数個の異なる伝送優先順位をそれぞ
    れに有するデータの前記待ち行列に入れられたフレーム
    をその中にストアするために、前記ランダムアクセスメ
    モリ内に複数個の待ち行列を構成するための第２の手段
    と、前記システムメモリ手段と前記出力バッファとの間
    に前記フレームされたデータのための単一信号フロー経
    路を確立するＦＩＦＯメモリと、優先順に一度に１つの
    待ち行列ずつ、前記ＦＩＦＯメモリを介して前記バッフ
    ァメモリ内の対応する待ち行列への前記フレームされた
    データのフローを制御するための手段と、前記出力バッ
    ファメモリ内の前記待ち行列にストアされた前記フレー
    ムされたデータを前記媒体に伝送するための手段とを含
    む、ネットワーク制御装置。
13. 【請求項１３】　　前記ＦＩＦＯメモリが予め定められ
    たデータ記憶容量を有し、かつ前記データフロー制御手
    段が、前記システムメモリ手段から前記ＦＩＦＯメモリ
    へのフレームされたデータの転送と、前記ＦＩＦＯメモ
    リから前記出力バッファメモリへの転送とを、前記ＦＩ
    ＦＯメモリから前記出力バッファメモリへフレームされ
    たデータが転送されるたびごとに、前記ＦＩＦＯメモリ
    が常に空にされるように制御する手段とを含む、請求項
    １２に記載の装置。
14. 【請求項１４】　　前記データフロー制御装置は、前記
    媒体に伝送されるべき特定の優先順位のデータを現在受
    取っている前記出力バッファメモリ内の特定の待ち行列
    のために利用可能なデータ記憶量を判断する手段と、前
    記特定の待ち行列のために利用可能な残余のデータ記憶
    量が前記ＦＩＦＯメモリの予め定められたデータ記憶容
    量よりも少なくないときにのみ、前記システムメモリ手
    段から前記ＦＩＦＯメモリへフレームされたデータを転
    送する手段とを含む、請求項１３に記載の装置。
15. 【請求項１５】　　前記データフロー制御装置は、（ａ
    ）　　前記特定の待ち行列に利用可能な残余の記憶の量
    が前記ＦＩＦＯメモリの前記予め定められた記憶容量よ
    りも多くないとき、特定の優先順位のフレームされたデ
    ータを受取っている前記出力バッファメモリの特定の待
    ち行列の「ほとんど一杯」の状態を検出するための手段
    と、 （ｂ）　　前記「ほとんど一杯」の状態に応答して、前
    記システムメモリ手段から前記ＦＩＦＯメモリへの転送
    を終了するための、かつシステムメモリ手段から前記Ｆ
    ＩＦＯメモリを介して前記出力バッファの異なる特定の
    待ち行列への異なる優先順位を有するデータの転送を開
    始するための手段とをさらに含む、請求項１３に記載の
    装置。
16. 【請求項１６】　　前記媒体に伝送されている前記出力
    バッファの特定の待ち行列に利用可能な残余の記憶量が
    前記ＦＩＦＯメモリの前記予め定められた記憶容量と等
    しくなったときを決定するための手段を含み、前記制御
    手段は前記検出手段に応答して、データを前記システム
    メモリ手段から前記ＦＩＦＯメモリに転送するための手
    段を含む、請求項１３に記載の装置。
17. 【請求項１７】　　前記検出手段は、前記媒体に伝送さ
    れている前記出力バッファの特定の待ち行列に利用可能
    な残余の記憶量が前記ＦＩＦＯメモリの前記予め定めら
    れた記憶容量に等しくなったときを検出するための手段
    およびそれに応答して、さらなるデータを前記システム
    メモリ手段から前記ＦＩＦＯメモリに転送するための手
    段とを含む、請求項１６に記載の装置。
18. 【請求項１８】　　前記ＦＩＦＯメモリは物理的単一Ｆ
    ＩＦＯメモリであり、かつ前記出力バッファの前記待ち
    行列は複数個の論理的ＦＩＦＯメモリとして構成される
    、請求項１２に記載の装置。
19. 【請求項１９】　　前記システムメモリ手段の任意のロ
    ケーションでの複数個のバッファを確立するための手段
    を含み、各々のバッファは特定の優先順位を有するデー
    タのフレームをストアするための前記システムメモリ手
    段における複数個の隣接するロケーションから形成され
    、かつ前記複数個のバッファをそれぞれに指す複数個の
    記述子リングを前記システムメモリ手段内に確立するた
    めの手段とを含む、請求項１２に記載の装置。
20. 【請求項２０】　　複数個の異なった待ち行列に配列さ
    れたデータのフレームをストアするためのシステムメモ
    リとシステムメモリ手段とを各々が有する複数個のプロ
    セッサを有し、各待ち行列のフレームは他の待ち行列の
    データフレームの優先順位とは異なる優先順位を有して
    おり、さらに前記プロセッサ間にディジタルデータ交信
    経路を形成する光学媒体と、前記媒体に伝送されるべき
    フレームされたデータの複数個の待ち行列をそれぞれス
    トアするための複数個の先入先出方式（ＦＩＦＯ）メモ
    リ領域を有するように形成された出力バッファメモリと
    、予め定められた記憶容量を有し、前記システムメモリ
    手段と前記出力バッファメモリとの間に前記フレームさ
    れたデータのための単一の信号フロー経路を確立するＦ
    ＩＦＯメモリと、前記出力バッファメモリの前記ＦＩＦ
    Ｏメモリ領域にストアされた前記フレームされたデータ
    を前記媒体に伝送するための手段とを有する、ファイバ
    分配されたディジタルインタフェース（ＦＤＤＩ）ネッ
    トワークのための、前記システムメモリと前記光学媒体
    とをインタフェースする方法であって、予め定められた
    状態に応答して、トークンの捕捉に際して前記光学媒体
    にアクセスし、かつそれに応答して、前記媒体に伝送さ
    れるべきフレームされたデータの動きを、（ａ）　　前
    記媒体に伝送されるべき前記出力バッファの特定の待ち
    行列に利用可能な残余の記憶量を検出し、（ｂ）　　フ
    レームされたデータを前記ＦＩＦＯメモリから前記出力
    バッファメモリへ転送し、 （ｃ）　　前記特定の待ち行列のための残余の利用可能
    な前記記憶量が前記ＦＩＦＯメモリの前記予め定められ
    た記憶容量より少なくないときにのみ、フレームされた
    データを前記システムメモリ手段から前記ＦＩＦＯメモ
    リに転送することによって制御するステップを含む、方
    法。
21. 【請求項２１】　　伝送されるべきフレームされたデー
    タの移動を制御する前記ステップは、 （ａ）　　前記特定の待ち行列において利用可能な残余
    の記憶の量が前記ＦＩＦＯメモリの前記予め定められた
    記憶容量よりも多くないとき、特定の優先順位のフレー
    ムされたデータを受取っている前記出力バッファメモリ
    の特定の待ち行列の「ほとんど一杯」の状態を検出する
    ステップと、 （ｂ）　　前記「ほとんど一杯」の状態に応答して、前
    記システムメモリ手段から前記ＦＩＦＯメモリへのデー
    タの転送を終了し、かつ前記システムメモリ手段から前
    記ＦＩＦＯメモリを介して前記出力バッファの異なる特
    定の待ち行列への、異なる優先順位を有するデータの転
    送を開始するステップとを含む、請求項２０に記載の方
    法。
22. 【請求項２２】　　前記媒体に伝送されている前記出力
    バッファ内の特定の待ち行列に利用可能な残余の記憶量
    が前記ＦＩＦＯメモリの前記予め定められた記憶容量に
    等しくなったときを検出するステップと、それに応答し
    て、さらなるデータを前記システムメモリ手段から前記
    ＦＩＦＯメモリに転送するためのステップを含む、請求
    項２０に記載の方法。