JPH04223707A - 電子装置用差分出力段 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子装置、特に、電子装
置用差分出力段に係る。

【０００２】

【従来の技術】電子装置用差分出力段は一般に、装置の
出力端子に対する接続状態の影響を受けない差分出力電
圧を得るための変換器を含んでいる。

【０００３】特に可聴周波装置においてかかる変換器が
与える主な問題はその寸法である。通過帯域、負荷に伴
う出力レベルの変化、倍音ひずみ、などに関する変換器
の特性値は変換器の寸法が大きくなるほど改善されるの
で、この問題は極めて厄介である。

【０００４】また、電子装置用、特に可聴周波装置用の
変換器を含まない差分出力段も公知である。かかる出力
段は、変換器を含む出力段と違って小型である。しかし
ながら、出力レベルが、出力端子に対する接続状態の影
響を受けるという欠点がある。例えば出力端子の１つが
アースされているとき、出力端子の各々は差分出力電圧
を１／２しか活用しないので、差分出力電圧は２分され
る。

【０００５】

【発明が解決すべき課題】本発明の目的は、変換器を含
まず、しかも、出力端子の接続状態にかかわりなく、即
ち端子がアースされているか、無負荷であるかまたは負
荷されているかにかかわりなく、同じ差分出力電圧を得
ることが可能な電子装置用差分出力段を提供することで
ある。

【０００６】本発明の別の目的は、出力端子がアースさ
れているときに差分出力電圧の可能なひずみを阻止し得
る可聴周波電子装置用差分出力段を提供することである
。

【０００７】

【課題を解決するための手段】本発明は、入力端子を出
力端子に夫々接続する２つのパスを有する２端子対回路
網を含む電子装置用差分出力段であって、該出力段が、
各パスから他方のパスに印加すべき負帰還電圧を発生さ
せる手段と、パスへの入力電圧と他方のパスからの負帰
還電圧との各パスで相等しい線形結合に等しい出力電圧
を各パス毎に与える手段とを含むことを特徴とする電子
装置用差分出力段を提供する。

【０００８】

【実施例】図１に示す差分段は、出力端子Ａ及びＢを有
する２端子対回路網として構成されており、差分出力電
圧はＶＡ　−ＶＢ　〔ＶＡ　は点Ａの電圧、ＶＢ　は点
Ｂの電圧〕である。この２端子対回路網は入力端子ａ及
びｂを有し、各入力点における電圧はｖａ及びｖｂで示
される。

【０００９】この２端子対回路網は端子ａを端子Ａに接
続するパスａ−Ａに、加算回路１ａを含み、回路１ａは
夫々重み係数α１及びα２の２つの入力を有し、その入
力電圧の線形結合に等しい出力電圧ｖｓＡ、即ち式：ｖ
ｓＡ＝α１ｖａ＋α２ｖＲＢ　　　（１）で示される出
力電圧を与える。式中のｖＲＢはパスｂ−Ｂからパスａ
−Ａへの負帰還電圧を示し、加算回路２ｂの出力に得ら
れる。加算回路２ｂは、夫々重み係数α３及びα４の２
つの入力を有し、入力電圧の線形結合に等しい出力電圧
、即ち式： ｖＲＢ＝β３ＶＢ　＋β４ｖｓＢ　　（２）で示される
出力電圧を与える。式中の電圧ｖｓＢは加算回路１ｂの
出力に得られる電圧を示す。加算回路１ｂは夫々重み係
数β１及びβ２の２つの入力を有し、パスａ−Ａの加算
回路と同様にしてパスｂ−Ｂの加算回路に接続されてお
り、その入力電圧の線形結合に等しい出力電圧ｖｓＢ、
即ち式： ｖｓＢ＝β１ｖｂ＋β２ｖＲＡ　　　（３）で示される
出力電圧を与える。式中のｖＲＡはパスａ−Ａからパス
ｂ−Ｂへの負帰還電圧を示し、加算回路２ａの出力に得
られる。加算回路２ａは、夫々重み係数α３及びα４を
有する２つの入力を有し、その入力電圧の線形結合に等
しい出力電圧、即ち式： ｖＲＡ＝α３ＶＡ　＋α４ｖｓＡ　　（４）で示される
出力電圧を与える。

【００１０】パスａ−Ａの加算回路１ａの出力と係数α
４を有する加算回路２ａの入力との共有点と係数α３を
有する加算回路２ａの入力との間に抵抗ｒａが配置され
ている。

【００１１】パスｂ−Ｂの加算回路１ｂの出力と係数β
４を有する加算回路２ｂの入力との共有点と係数β３を
有する加算回路２ｂの入力との間に抵抗ｒｂが配置され
ている。

【００１２】等式（１）、（２）、（３）及び（４）か
ら等式： α３ＶＡ　＝−α１α４ｖａ−α２α４ｖＲＢ＋ｖＲＡ
β３ＶＢ　＝−β１β４ｖｂ−β２β４ｖＲＡ＋ｖＲＢ
が得られる。

【００１３】これらを減算すると、式：となる。

【００１４】係数α１〜α４及びβ１〜β４に以下の条
件：α３＝β３＝γ α１α４／γ＝β１β４／γ＝−ｋ α４α２＝−１ β４β２＝−１ 〔式中、γ及びｋは正または負の定数〕を適用すると、
パスａ−Ａ及びｂ−Ｂの出力電圧ＶＡ　及びＶＢ　はの
各々は夫々、該パスへの入力電圧と適当な負帰還電圧ｖ
ＲＡまたはｖＲＢとの同じ線形結合に等しい値となり、
両者の差は式：ＶＡ−ＶＢ　＝ｋ（ｖａ−ｖｂ）　　　
　　　　　　　　　　　（５）で示される。この式は、
ｋが所与の値のとき差分出力電圧ＶＡ−ＶＢ　は差分入
力電圧ｖａ−ｖｂのみに従属し、従って出力端子Ａ及び
Ｂの接続条件にかかわりなく同じ値であることを示す。

【００１５】特に、出力端子Ｂがアースに接続されてい
るとき、ＶＡ　はｋ（ｖａ−ｖｂ）に等しい値に維持さ
れるが、ＶＢ　は０に等しい値になる。同様に出力端子
Ａがアースに接続されているとき、ＶＢ　はｋ（ｖｂ−
ｖａ）に等しい値に維持されるがＶＡ　は０に等しい値
である。

【００１６】図２は、図１に示す差分出力段で、等式Ｖ
Ａ−ＶＢ＝ｋ（ｖａ−ｖｂ）を実現する適当な回路の詳
細図である。

【００１７】この実施例で、加算回路１ａは、抵抗群Ｒ
１ａ，Ｒ２ａ，Ｒ３ａ及びＲ４ａを介して加算器として
接続された差動増幅器である。

【００１８】同様に、加算回路１ｂも、抵抗群Ｒ１ｂ，
Ｒ２ｂ，Ｒ３ｂ及びＲ４ｂを介して加算器として接続さ
れた差動増幅器である。

【００１９】加算回路２ａは、抵抗群Ｒ５ａ，Ｒ６ａ，
Ｒ７ａ及びＲ８ａを介して減算器として接続された差動
増幅器である。

【００２０】加算回路２ｂは同様に、抵抗群Ｒ５ｂ，Ｒ
６ｂ，Ｒ７ｂ及びＲ８ｂを介して減算器として接続され
た差動増幅器である。

【００２１】より詳細には、差動増幅器１ａは、以下の
ごとく接続されている。その非反転（＋）入力は、第一
に、抵抗Ｒ３ａを介して入力電圧ｖａを受容し、第二に
抵抗Ｒ４ａを介して負帰還電圧ｖＲＢを受容する。その
反転（−）入力は、第一に抵抗Ｒ２ａを介して基準電位
即ち０Ｖを受容し、第二に負帰還抵抗Ｒ１ａを介してそ
れ自体の出力電圧ｖｓＡを受容する。

【００２２】差動増幅器２ａは以下のごとく接続されて
いる。その非反転入力は、抵抗Ｒ６ａを介して基準電位
０Ｖを受容し、抵抗Ｒ５ａを介して出力電圧ＶＡ　を受
容する。そのマイナス入力は、抵抗Ｒ７ａを介して差動
増幅器１ａの出力電圧ｖｓＡを受容し、負帰還抵抗Ｒ８
ａを介してそれ自体の出力電圧を受容する。

【００２３】差動増幅器１ｂ及び２ｂは符号ａ及びＡが
符号ｂ及びＢで置換されただけで前記増幅器１ａ及び２
ａと同様に接続されている。増幅器のオフセット電圧は
、抵抗Ｒ４ａ及びＲ４ｂと直列にコンデンサを接続する
ことによって除去され得る。

【００２４】抵抗値ｒａは、パスａ−Ａの抵抗Ｒ５ａ及
びＲ７ａの端子間に接続された抵抗によって与えられる
。

【００２５】抵抗値ｒｂは同様に、パスｂ−Ｂの抵抗Ｒ
５ｂ及びＲ７ｂの端子間に接続された抵抗によって与え
られる。

【００２６】この回路で使用される抵抗値は：Ｒ１ａ＝
Ｒ２ａ Ｒ３ａ＝Ｒ４ａ Ｒ５ａ＝Ｒ６ａ Ｒ７ａ＝Ｒ８ａ Ｒ１ｂ＝Ｒ２ｂ Ｒ３ｂ＝Ｒ４ｂ Ｒ５ｂ＝Ｒ６ｂ Ｒ７ｂ＝Ｒ８ｂ である。

【００２７】これらの条件下に等式（１）、（２）、（
３）及び（４）は α１＝α２＝α３＝β１＝β２＝β３＝１及びα４＝β
４＝−１を満足させるので、パスａ−Ａ及びｂ−Ｂの出
力電圧ＶＡ　及びＶＢ　は式： ＶＡ　＝ｖａ＋（ｖＲＢ＋ｖＲＡ） ＶＢ　＝ｖｂ＋（ｖＲＡ＋ｖＲＢ） で示すができ、その差は式： ＶＡ　−ＶＢ　＝ｖａ−ｖｂ で得られる値であり、定数ｋは１に等しい。

【００２８】しかしながら、図２に示す回路において、
出力端子の１つがアースされているときは、差分出力電
圧のひずみが生じるであろう。

【００２９】出力端子の１つ（例えば端子Ｂ）がアース
されているとき、対応する増幅器（図示の実施例では増
幅器１ｂ）の出力は極めて小さい抵抗値を介してアース
に接続されている。電圧ｖｂが変化しないので、要求さ
れる電流ｖｓＢ／ｒｂは（ｖｂ＋ｖＲＡ）／ｒｂに等し
く、これは増幅器１ｂが送出し得る最大電流を上回る値
である。このため、増幅器によって送出される電圧ｖｓ
Ｂが制限され、電圧ｖｂとｖＲＡとの和に等しい値にな
らない。 その結果として、能動に維持される回路の出力、即ち出
力Ａにひずみが現れる。場合によっては、関係する増幅
器が損傷されることもあり得る。

【００３０】この欠点を是正する１つの解決方法では、
増幅器１ａ及び１ｂの寸法をオーバーサイズにする。

【００３１】この欠点を是正するより有利な別の解決方
法は、図３の回路によって与えられる。

【００３２】図２と同じ参照符号で示された回路素子に
加えて、図３の回路は更に、パスａ−Ａ及びｂ−Ｂの夫
々に挿入された２つの差動増幅器３ａ及び３ｂを含む。 増幅器３ａは、抵抗Ｒ５ａ及びＲ７ａの端子間で抵抗ｒ
ａに直列に接続され、増幅器３ｂは、抵抗Ｒ５ｂ及びＲ
７ｂの端子間で抵抗ｒｂに直列に接続されている。

【００３３】差動増幅器３ａ及び３ｂは、回路の対応す
る出力端子がアースされているときにこれらの差動増幅
器の飽和を阻止して、０出力電圧を送出するように接続
されている。

【００３４】より詳細には、増幅器３ａは以下のごとく
接続されている。その非反転入力は、抵抗Ｒ１０ａを介
して増幅器１ａの出力に接続され、抵抗Ｒ９ａを介して
増幅器２ａの出力に接続されている。その反転入力は、
抵抗Ｒ１１ａを介して基準電位０Ｖに接続され、負帰還
抵抗Ｒ１２ａを介してそれ自体の出力に接続されている
。

【００３５】増幅器３ｂは増幅器３ａと同様に接続され
ており、参照符号のａがｂに置換されるだけである。

【００３６】増幅器３ａ及び３ｂについて以下の式が成
立する。ｖｓＡ及びｖｓＢは夫々、増幅器３ａ及び３ｂ
の出力電圧を示し、ｖ’ａ及びｖ’ｂは夫々、増幅器１
ａ及び１ｂの出力電圧を示す。

【００３７】（ｖ’ａＲ９ａ＋ｖＲＡＲ１０ａ）／（Ｒ
９ａ＋Ｒ１０ａ）＝ｖｓＡ×Ｒ１１ａ／（Ｒ１１ａ＋Ｒ
１２ａ）　　（６）（ｖ’ｂＲ９ｂ＋ｖＲＢＲ１０ｂ）
／（Ｒ９ｂ＋Ｒ１０ｂ）＝ｖｓＢ×Ｒ１１ｂ／（Ｒ１１
ｂ＋Ｒ１２ｂ）　　（７）上の式に以下の式： ｇａ＝１＋Ｒ１２ａ／Ｒ１１ａ ｘａ＝Ｒ９ａ／Ｒ１０ａ ｇｂ＝１＋Ｒ１２ｂ／Ｒ１１ｂ ｘｂ＝Ｒ９ｂ／Ｒ１０ｂ を代入する。

【００３８】式（６）及び（７）は式：ｖｓＡ＝ｖ’ａ
ｇａｘａ／（１＋ｘａ）＋ｖＲＡｇａ／（１＋ｘａ）　
　（８）ｖｓＢ＝ｖ’ｂｇｂｘｂ／（１＋ｘｂ）＋ｖＲ
Ｂｇｂ／（１＋ｘｂ）　　（９）となる。

【００３９】従って増幅器１ａ及び２ａの動作を式：ｖ
ａ＋ｖＲＢ＝ｖ’ａ　　　　　　　　　　　　　　　（
１０）ｖａ’＋ｖＲＡ＝ＶＡ　　　　　　　　　　　　
　　　（１１）で示すことができ、増幅器１ｂ及び２ｂ
の動作を式：ｖｂ＋ｖＲＡ＝ｖ’ｂ　　　　　　　　　
　　　　　　（１２）ｖ’ｂ＋ｖＲＢ＝ＶＢ　　　　　
　　　　　　　　　　（１３）で示すことができる。

【００４０】図２の回路と同様に、式（１０）、（１１
）及び式（１２）、（１３）から式：ＶＡ　＝ｖａ＋（
ｖＲＢ＋ｖＲＡ） ＶＢ　＝ｖｂ＋（ｖＲＡ＋ｖＲＢ） が得られる。その結果として式： ＶＡ　−ＶＢ　＝ｖａ−ｖｂ が得られる。従ってこの値は、ｇａ、ｇｂ、ｘａ及びｘ
ｂから独立している。対称性を得るためには：ｇａ＝ｇ
ｂ＝ｇ ｘａ＝ｘｂ＝ｘ を選択するのが有利である。

【００４１】式（１０）、（１１）、（１２）及び（１
３）から得られた式を置換するとｖＲＡ及びｖＲＢは：
ｖＲＡ＝ＶＡ　−（Ｖａ＋ｖＲＢ） ｖＲＢ＝ＶＢ　−（ｖｂ＋ｖＲＡ） となる。式（８）及び（９）に式（１１）及び（１３）
のｖ’ａ及びｖ’ｂを代入すると： ｖｓＡ＝（ｖａ＋ｖＲＢ）ｇｘ／（１＋ｘ）＋［ＶＡ　
−（ｖａ＋ｖＲＢ）］ｇ／（１＋ｘ）　（１４）ｖｓＢ
＝（ｖｂ＋ｖＲＡ）ｇｘ／（１＋ｘ）＋［ＶＢ　−（ｖ
ｂ＋ｖＲＡ）］ｇ／（１＋ｘ）　（１５）が得られる。

【００４２】図２の回路と違って、出力端子の１つ、例
えば端子Ｂがアースされているとき、即ちＶＢ　＝０の
とき、以下の値が得られる（式（１５）のＶＢ　＝０）
：ｖｓＢ＝（ｖｂ＋ｖＲＡ）ｇｘ／（１＋ｘ）−（ｖｂ
＋ｖＲＡ）ｇ／（１＋ｘ）即ちｖｓＢ＝〔（ｖｂ＋ｖＲ
Ａ）ｇ／（１＋ｘ）〕（ｘ−ｌ） である。

【００４３】抵抗Ｒ９、Ｒ１０、Ｒ１１及びＲ１２は、
ｘ＝１＋ε（但し、０＜ε＜＜１） ｇ〜２となるように選択される。

【００４４】これらの条件下に電圧ｖｓＢは：ｖｓＢ＝
（ｖｂ＋ｖＲＡ）ε に制限される。

【００４５】抵抗ｒｂを介して出力端子Ｂに接続された
増幅器、即ち図３の増幅器３ｂで要求される（ｖｂ＋ｖ
ＲＡ）ε／ｒｂに等しい電流ｖｓＢ／ｒｂは、図２の回
路の電流を係数εで除算した値である。従って、増幅器
３ｂの寸法をオーバーサイズにすることなくその飽和を
阻止することが可能である。

【００４６】勿論、出力端子Ａがアースされている場合
には増幅器３ａについて同様の結果が得られる。

【００４７】上記のごとく式： ＶＡ　−ＶＢ　＝ｖａ−ｖｂ がｘａ及びｘｂの値並びにｇａ及びｇｂの値にかかわり
なく成立する。しかしながら、負帰還電圧ｖＲＡ及びｖ
ＲＢが夫々、抵抗Ｒ９ａ及びＲ９ｂを介してそれ自体に
ループしており、また、互いにループしているので、こ
の回路は不安定になる危険がある。

【００４８】安定条件は、入力電圧ｖａ及びｖｂが存在
しないときに計算されたこれらの負帰還電圧のオープン
ループ利得に関係する。

【００４９】回路を安定に維持するためのオープンルー
プ利得Ｔは： │Ｔ│＜１ となる値でなければならない。

【００５０】この利得は、ｖＲＡｓ／ｖＲＡｅによって
示される。式中のｖＲＡｓは、図４に示すように、入力
負帰還電圧ｖＲＡｅから生じる出力負帰還電圧である。 図４の増幅器１ａ、１ｂ、２ａ、２ｂ、３ａ及び３ｂは
、夫々が実行する加算機能によって記号で示されており
、更に加算回路３ａ及び３ｂの入力に係数ｘ／（１＋ｘ
）及び１／（１＋ｘ）が夫々与えられ、出力にｇが与え
られる。

【００５１】回路は式： ｖＲＡｓ＝ｖＲＢ．Ｆ ｖＲＢ＝ｖＲＡｅ．Ｆ 即ちｖＲＡｓ／ｖＲＡｅ＝Ｆ２ によって定義でき、Ｆは加算回路によって行なわれる関
数及び各パスに与えられる係数を示す。

【００５２】ｒａ＝ｒｂの場合にδ＝ＶＡ　／ｖｓＡ＝
ＶＢ　／ｖｓＢとすると式： ｖＲＢ＝ｖｓＢδ−ｖＲＡｅ ｖｓＢ＝ｖＲＢｇ／（１＋ｘ）＋ｖＲＡｅｇｘ／（１＋
ｘ）が得られ、更に式： Ｆ＝〔ｇδｘ−（１＋ｘ）〕／〔（１＋ｘ）−ｇδ〕が
得られる。

【００５３】安定条件は： │ｖＲＡｓ／ｖＲＡｅ│＜１ であり、これを約分すると、 −１＜Ｆ＜１ になる。

【００５４】この条件を満たすために２つの可能性があ
る。即ち：ｘ＞１でｇδ＜２である場合、または、ｘ＜
１でｇδ＞２である場合である。

【００５５】加算回路２ａまたは２ｂの出力を加算回路
３ａ及び３ｂの入力の１つに再ループすることによって
各パスに形成させた局部ループの安定性の検査は、上述
のごとき回路の総ループの安定性の検査と同様に行なう
ことができ、その結果として追加の条件：ｇδ＜１＋ｘ が生じる。

【００５６】この条件は上記の２つの可能性のうちの最
初の条件、即ち： ｘ＞１（即ちＲ９ａ＞Ｒ１０ａ及びＲ９ｂ＞Ｒ１０ｂ）
でｇδ＜２という条件とだけ両立し得る。即ち、δが１
未満の１に近い値のとき、 Ｒ１２ａ≦Ｒ１１ａ及びＲ１２ｂ≦Ｒ１１ｂである。

【００５７】抵抗Ｒ９ａ、Ｒ９ｂ、Ｒ１０ａ、Ｒ１０ｂ
、Ｒ１１ａ、Ｒ１２ａ、Ｒ１１ｂ及びＲ１２ｂの値は：
Ｒ９ａ／Ｒ１０ａ＝１＋εａ（但し、０＜εａ＜＜１）
Ｒ９ｂ／Ｒ１０ｂ＝１＋εｂ（但し、０＜εｂ＜＜１）
Ｒ１２ａ／Ｒ１１ａ＝１−ε’ａ（但し、０≦ε’ａ＜
＜１）Ｒ１２ｂ／Ｒ１１ｂ＝１−ε’ｂ（但し、０≦ε
’ｂ＜＜１）となり且つ増幅器１ａ及び１ｂの飽和の危
険が完全に除去されるように選択される。分かり易いよ
うに、εａ＝εｂ及びε’ａ＝ε’ｂの場合、即ち、ｖ
＝ｖａ＝−ｖｂで例えばｖ＞０の場合を考える。

【００５８】２つのパスａ−Ａ及びｂ−Ｂが対称動作す
る条件の場合、関数Ｆが両方のパスで等しい値を有する
ので、電圧ｖ’ａ及びｖ’ｂは式： ｖ’ａ＝ｖ／（１＋Ｆ） ｖ’ｂ＝−ｖ／（１＋Ｆ） で示すことができる。

【００５９】増幅器１ａ及び１ｂの飽和の危険を完全に
阻止するために、電圧ｖ’ａ及びｖ’ｂの絶対値は２ｖ
を上回ってはならない。従って、安定条件−１＜Ｆ＜１ を考慮にいれると、 −１／２≦Ｆ＜１ でなければならない。

【００６０】出力端子の１つ、例えば端子Ｂがアースさ
れているとき、ＶＢ　／ｖｓＢが０なので部Ｂに関する
関数Ｆは−１に等しく、部Ａに関する関数Ｆの値は上記
の場合に等しい。従って電圧ｖ’ａ及びｖ’ｂは：ｖ’
ａ＝２ｖ／（１＋Ｆ） ｖ’ｂ＝−ｖ（１−Ｆ）／（１＋Ｆ） で示される。

【００６１】電圧ｖ’ａ及びｖ’ｂの絶対値が２ｖを上
回ってはならないという条件から、Ｆは負の値になって
はならない。従って、安定条件を考慮して展開すると：
ｇδ＜１＋ｘ 及び ｇδ≧（１＋ｘ）／ｘであるが、δが１より小さい１に
近い値なので ｇ≧（１＋ｘ）／ｘ である。

【００６２】図３の差動段が対称回路であるのが望まし
いときは、２つのパスの対応する抵抗Ｒ１〜Ｒ１２を同
じ抵抗値にする。

【００６３】しかしながら、構成素子の実効値に誤差が
あるときは、出力端子Ａの出力値と出力端子Ｂの出力値
との間にある程度の非対称が存在するので、差分出力電
圧ＶＡ　−ＶＢ　が生じる。

【００６４】この誤差の影響を最小にするためにＦ＝０
、即ち： ｇδ＝（１＋ｘ）／ｘ とする。δが１に近い値なので： ｇ＝（１＋ｘ）／ｘ となり、実質的に： Ｒ１２／Ｒ１１＝Ｒ１０／Ｒ９ となる。

【００６５】上記の回路は、入力ａ及びｂに電圧ｖａ及
びｖｂが印加されるものとして説明した。ｖ＝ｖａ−ｖ
ｂとし、これをパスａ−Ａの非反転入力及びパスｂ−Ｂ
の反転入力に与えることによって、これらの回路の挙動
を変えないで維持することが可能である。この変形によ
れば、上流側に電圧ｖａ及びｖｂの発生手段を付加する
必要がない。

【００６６】これらの回路は更に、抵抗ｒａ及びｒｂと
直列の保護素子（Ｔｒａｎｓｉｌ過渡サプレッサ、ダイ
オード、サーミスタ、．．．）を備えてもよく、これに
より変換回路によって得られる保護レベルと等価の保護
レベルが得られる。

【００６７】また、これらの回路が対称性を有するので
、共通モードでも差動モードでもひとしい保護レベルが
得られる。

【００６８】更に、２つの出力端子がアースされている
とき、各パスの出力電圧ｖｓＡ及びｖｓＢは制限され、
これにより出力増幅器によって送出されるパワーが確実
に制限される。

【図面の簡単な説明】

【図１】図１は本発明の差分出力段の第１実施例の基本
概略図である。

【図２】図２は図１の第１実施例の回路の詳細図である
。

【図３】図３は本発明の差分出力段の第２実施例の回路
の詳細図である。

【図４】図４は図３の差分出力段の記号図である。

【符号の説明】

１　　差分出力段 ａ，ｂ　　入力端子 Ａ，Ｂ　　出力端子 ａ−Ａ，ｂ−Ｂ　　パス

Claims (7)

【特許請求の範囲】
1. 【請求項１】　　入力端子を出力端子に夫々接続する２
   つのパスを有する２端子対回路網を含む電子装置用差分
   出力段であって、各パスから他方のパスに印加すべき負
   帰還電圧を発生させる手段と、パスへの入力電圧と他方
   のパスからの負帰還電圧との各パスで相等しい線形結合
   に等しい出力電圧を各パス毎に与える手段とを含むこと
   を特徴とする電子装置用差分出力段。
2. 【請求項２】　　各パスが、考察中のパスの入力電圧と
   他方のパスからの負帰還電圧とを加算する第１手段と、
   考察中のパスの出力電圧を第１手段の出力電圧から減算
   する第２手段とを含み、前記第２手段の出力電圧が、考
   察中のパスから他方のパスに印加される負帰還電圧を構
   成することを特徴とする請求項１に記載の差分段。
3. 【請求項３】　　第１手段が、加算器として接続された
   第１の差動増幅器を含み、第２手段が、減算器として接
   続された第２の差動増幅器を含むことを特徴とする請求
   項１に記載の差分段。
4. 【請求項４】　　各パスが、第１差動増幅器の出力とパ
   スの出力との間に付加的手段を含み、該付加的手段は、
   パスの出力がアースされているときに、前記第１差動増
   幅器からの出力電圧を不変に維持する機能と該付加的手
   段から極めて低い出力電圧を与える機能とを同時に果た
   すことを特徴とする請求項３に記載の差分段。
5. 【請求項５】　　前記付加的手段が、他方のパスに与え
   るべき考察中のパスの負帰還電圧を当該パスの第１差動
   増幅器の出力電圧に加算する手段を含むことを特徴とす
   る請求項４に記載の差分段。
6. 【請求項６】　　他方のパスに与えるべき考察中のパス
   の負帰還電圧を当該パスの第１差動増幅器の出力電圧に
   加算する前記手段が、等式： （ｖ’Ｒ９＋ｖＲＲ１０）／（Ｒ９＋Ｒ１０）＝ｖｓ×
   Ｒ１１／（Ｒ１１＋Ｒ１２）〔式中、ｖｓは前記第３差
   動増幅器の出力電圧、ｖ’は考察中のパスの前記第１差
   動増幅器の出力電圧、ｖＲは他方のパスに与えるべき考
   察中のパスの負帰還電圧を示す〕を満足させるように選
   択された抵抗群Ｒ９、Ｒ１０、Ｒ１１及びＲ１２を介し
   て接続された第３の差動増幅器を含み、更に、 Ｒ９／Ｒ１０＝１＋ε（但し、０＜ε＜１）、及び、Ｒ
   １２／Ｒ１１＝１−ε’（但し、０≦ε＜＜１）である
   ことを特徴とする請求項５に記載の差分段。
7. 【請求項７】　　２つのパスの前記の第１、第２及び第
   ３の差動増幅器が、両方のパスで同じ公称抵抗値を有す
   る抵抗を介して両方のパスで夫々同様に接続されており
   、２つのパスの前記抵抗Ｒ９、Ｒ１０、Ｒ１１及びＲ１
   ２が、式：Ｒ１２／Ｒ１１＝Ｒ１０／Ｒ９で示される関
   係を実質的に有するように選択されていることを特徴と
   する請求項６に記載の差分段。