JPH0422313B2 - - Google Patents

Info

Publication number
JPH0422313B2
JPH0422313B2 JP29888786A JP29888786A JPH0422313B2 JP H0422313 B2 JPH0422313 B2 JP H0422313B2 JP 29888786 A JP29888786 A JP 29888786A JP 29888786 A JP29888786 A JP 29888786A JP H0422313 B2 JPH0422313 B2 JP H0422313B2
Authority
JP
Japan
Prior art keywords
terminal
port
changeover switch
switch
ports
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP29888786A
Other languages
Japanese (ja)
Other versions
JPS63152083A (en
Inventor
Keizo Aoyama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP61298887A priority Critical patent/JPS63152083A/en
Priority to US07/130,630 priority patent/US4825098A/en
Priority to DE3750124T priority patent/DE3750124D1/en
Priority to EP87310861A priority patent/EP0272847B1/en
Priority to KR8714385A priority patent/KR910000153B1/en
Publication of JPS63152083A publication Critical patent/JPS63152083A/en
Publication of JPH0422313B2 publication Critical patent/JPH0422313B2/ja
Granted legal-status Critical Current

Links

Description

【発明の詳細な説明】[Detailed description of the invention]

〔概要〕 一方向性内部回路たとえばフアーストイン・フ
アーストアウトFIFO内部入出力ポートと外部ポ
ートとの間に切替スイツチを設け、1チツプ内で
双方向のデータ転送を可能にし、これにより、実
装占有面積の縮小、配線の単純化を図つたもので
ある。 〔産業上の利用分野〕 本発明はFIFO等の一方向性回路を双方向のデ
ータ転送に可能にした双方向性半導体装置に関す
る。 〔従来の技術〕 一般に、FIFO、ラストイン・フアーストアウ
トLIFO、シフトレジスタ等の2ポート・バツフ
ア(チツプ)は入力ポートおよび出力ポートを有
し、入力ポート→出力ポートの一方向性のデータ
転送を行い、従来、これらの入力ポートおよび出
力ポートに対応する各端子は固定されている。た
とえば、FIFOであれば、、第6図に示すごとく、
書込み制御信号は第1ピンに、入力データIN
(I0〜I8)は第2〜第6ピンおよび第24〜第27ピ
ンに、読出し制御信号は第15ピンに、出力デー
タOUT(O0〜O8)は第9〜第13ピンおよび第16
〜第19ピンに固定されている。なお、Vcc,Vss
は電源、その他のピンはフル(Full)、空
(Empty)等を表わすものである。 上述のごとく入力用、出力用ピンが固定されて
いる一方向性FIFOを用いて双方向のデータ転送
を行う場合には、第7図に示すごとく、2つの
FIFOを接続し、A→Bへのデータ転送にはFIFO
1を用い、他方、B→Aへのデータ転送には
FIFO2を用いて行つていた。 〔発明が解決しようとする問題点〕 しかしながら、第7図のごとく双方向性装置を
構成すると、使用チツプ数の増加によるプリント
板上における実装占有面積の倍増と共に、プリン
ト板上の入出力(I/O)配線の複雑化を招くと
いう問題点があつた。なお、I/O配線の複雑化
はその占有面積増加によるプリント板実装密度の
低下および配線の浮遊容量の増加による電気的特
性の悪化をも招く。 従つて、本発明の目的は、プリント板上での実
装占有面積の縮小およびI/O配線の単純化を図
つた双方向性半導体装置を提供することにある。 〔問題点を解決するための手段〕 上述の問題点を解決するための本発明は、制御
信号用の内部入出力ポートとデータ信号用の内部
入出力ポートを備えた一方向性内部回路と、共通
端子と第1の端子と第2の端子を有する4つの切
替スイツチとが、制御信号用の外部ポートとデー
タ信号用の外部ポートとモード切替ポートとを備
えた1チツプ内に収められた双方向性半導体装置
であつて、切替スイツチは、その共通端子がそれ
ぞれ制御信号用の内部入力ポートに接続され、切
替スイツチの第1の端子は外部ポートと切替スイ
ツチの第2の端子に接続され、切替スイツチの第
2の端子は外部ポートと切替スイツチの第1の端
子に接続され、切替スイツチは、その共通端子が
それぞれデータ信号用の内部入力ポートに接続さ
れ、切替スイツチの第1の端子は外部ポートと切
替スイツチの第2の端子に接続され、切替スイツ
チの第2の端子は外部ポートと切替スイツチの第
1の端子に接続され、切替スイツチの共通端子
は、モード切替ポートへの制御信号により同時に
第1、第2の端子への接続が切り換わることを特
徴としている。 〔作用〕 上述のように構成された本発明の双方向性半導
体装置の動作を第1図を用いてデータ信号につい
てのみ説明する。 スイツチSWが図の上側に接続されている時
は、A側入出力端子I/O(A)→内部回路→B側入
出力端子I/O(B)のデータ転送が行われ、スイツ
チSWが図の下側に接続が切替えられると、B側
入出力端子I/O(B)→内部回路→A側入出力端子
I/O(A)のデータ転送が行われる。 〔実施例〕 第2図は本発明に係る双方向性半導体装置の一
実施例を示す回路図である。第2図の一点鎖線枠
は1チツプを示す。このチツプには唯一の一方向
性内部回路たとえばFIFOが設けられ、このFIFO
には内部ポート,,IN,OUT等が設けられ
ている。また、チツプの周辺には外部との接続の
ために、A側の外部ポート(A),I/O(A)お
よびB側の外部ポート(B),I/O(B)等が設
けられている。そして、外部ポート(A),
W/R(B)と内部ポートとの間には第1のスイツ
チSW1が設けられ、外部ポート(A),
(B)と内部ポートとの間には第2のスイツチSW2
が設けられ、外部ポートI/O(A),I/O(B)と内
部ポートINとの間には第3のスイツチSW3が設
けられ、外部ポートI/O(A),I/O(B)と内部ポ
ートOUTとの間には第4のスイツチSW4が設け
られている。これらのスイツチSW1〜SW4はモー
ド信号Mによつて同時に動作する。 なお、第2図における内部ポートIN,OUTは
データ信号用であり、外部ポートI/O(A),I/
O(B)は制御信号用であり、実際には、多ビツトた
とえば第6図のごとく9ビツト構成であるが、説
明を簡単にするために1ビツト構成とする。 第3A図〜第3D図を参照して第2図の各スイ
ツチSW1〜SW4を説明する。 第3A図に示すごとく、スイツチSW1はナンド
回路G11,G12,G13、インバータI1により構成さ
れ、従つて、モード信号Mが“1”のときには、
W/R(A)がFIFOの書込み制御ポートに入力さ
れ、他方、モード信号Mが“0”のときには、
W/R(B)がFIFOの書込み制御ポートに入力さ
れる。 同様に、第3B図に示すごとく、スイツチSW2
はナンド回路G21,G22,G23、インバータI2によ
り構成され、従つて、モード信号Mが“1”のと
きには、(B)がFIFOの読出し制御ポート
に入力され、他方、モード信号Mが“0”のとき
には、(A)がFIFOの読出し制御ポートRに
入力される。 同様に、第3C図に示すごとく、スイツチSW3
はナンド回路G31,G32,G33、インバータI3によ
り構成され、従つて、モード信号Mが“1”のと
きには、I/O(A)がFIFOの入力データポートIN
に入力され、他方、モード信号Mが“0”のとき
には、I/O(B)がFIFOの入力データポートINに
入力される。 また、第3D図に示すごとく、スイツチSW4
は、ナンド回路G41,G42,G43,G44、インバー
タI4〜I8、およびCMOSバツフアBF1,BF2によ
り構成される。従つて、モード信号Mが“1”の
ときには、第3D図の下側回路が動作して出力デ
ータポートOUTのデータはポートI/O(B)に送
出され、他方、モード信号Mが“0”のときに
は、第3D図の上側回路が動作して出力データポ
ートOUTのデータはポートI/O(A)に送出され
る。 以上をまとめると、
[Overview] A unidirectional internal circuit, such as a first-in/first-out FIFO, is provided with a selector switch between the internal input/output port and the external port, enabling bidirectional data transfer within one chip, thereby reducing the mounting footprint. The aim is to reduce the size of the circuit and simplify the wiring. [Industrial Application Field] The present invention relates to a bidirectional semiconductor device that enables a unidirectional circuit such as a FIFO to perform bidirectional data transfer. [Prior art] In general, a two-port buffer (chip) such as a FIFO, last-in/first-out LIFO, or shift register has an input port and an output port, and allows unidirectional data transfer from the input port to the output port. Conventionally, each terminal corresponding to these input ports and output ports is fixed. For example, in the case of FIFO, as shown in Figure 6,
Write control signal is input to pin 1, input data IN
(I 0 - I 8 ) are sent to the 2nd - 6th pins and 24th - 27th pins, the read control signal is sent to the 15th pin, and the output data OUT (O 0 - O 8 ) is sent to the 9th - 13th pins and 16th
~ Fixed to pin 19. In addition, Vcc, Vss
indicates power supply, and other pins indicate full, empty, etc. When performing bidirectional data transfer using a unidirectional FIFO with fixed input and output pins as described above, two
Connect FIFO, and use FIFO for data transfer from A to B.
1, and on the other hand, for data transfer from B to A
This was done using FIFO2. [Problems to be Solved by the Invention] However, when the bidirectional device is configured as shown in FIG. 7, the mounting area on the printed board doubles due to the increase in the number of chips used, and /O) There was a problem that the wiring became complicated. It should be noted that the complication of the I/O wiring also causes a decrease in printed board mounting density due to an increase in the area occupied by the I/O wiring, and a deterioration of electrical characteristics due to an increase in the stray capacitance of the wiring. SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a bidirectional semiconductor device that reduces the mounting area on a printed board and simplifies I/O wiring. [Means for Solving the Problems] The present invention for solving the above-mentioned problems includes a unidirectional internal circuit having an internal input/output port for control signals and an internal input/output port for data signals; Four changeover switches each having a common terminal, a first terminal, and a second terminal are housed in one chip and includes an external port for control signals, an external port for data signals, and a mode switching port. tropic semiconductor device, the changeover switch has its common terminals connected to respective internal input ports for control signals, and a first terminal of the changeover switch connected to an external port and a second terminal of the changeover switch, The second terminal of the transfer switch is connected to the external port and the first terminal of the transfer switch, the common terminal of the transfer switch is connected to the internal input port for the data signal, respectively, and the first terminal of the transfer switch is connected to the external port and the first terminal of the transfer switch. The external port is connected to the second terminal of the selector switch, the second terminal of the selector switch is connected to the external port and the first terminal of the selector switch, and the common terminal of the selector switch is connected to a control signal to the mode selector port. The feature is that the connections to the first and second terminals are switched at the same time. [Operation] The operation of the bidirectional semiconductor device of the present invention configured as described above will be explained with reference to FIG. 1 only regarding data signals. When the switch SW is connected to the upper side of the diagram, data is transferred from the A side input/output terminal I/O (A) → internal circuit → B side input/output terminal I/O (B), and the switch SW When the connection is switched to the lower side of the diagram, data is transferred from the B-side input/output terminal I/O(B) to the internal circuit to the A-side input/output terminal I/O(A). [Embodiment] FIG. 2 is a circuit diagram showing an embodiment of a bidirectional semiconductor device according to the present invention. The dash-dotted line frame in FIG. 2 indicates one chip. This chip has only one unidirectional internal circuit, such as a FIFO.
has internal ports, IN, OUT, etc. In addition, external ports (A) and I/O (A) on the A side and external ports (B) and I/O (B) on the B side are provided around the chip for external connections. ing. And external port (A),
A first switch SW 1 is provided between the W/R (B) and the internal port, and the external port (A),
A second switch SW 2 is installed between (B) and the internal port.
A third switch SW 3 is provided between the external ports I/O(A), I/O(B) and the internal port IN. A fourth switch SW4 is provided between (B) and the internal port OUT. These switches SW1 to SW4 are operated simultaneously by the mode signal M. Note that the internal ports IN and OUT in Figure 2 are for data signals, and the external ports I/O(A) and I/O are for data signals.
O(B) is for a control signal, and actually has a multi-bit configuration, for example, 9 bits as shown in FIG. 6, but to simplify the explanation, it is assumed to have a 1-bit configuration. Each of the switches SW 1 to SW 4 in FIG. 2 will be explained with reference to FIGS. 3A to 3D. As shown in FIG. 3A, the switch SW 1 is composed of NAND circuits G 11 , G 12 , G 13 and an inverter I 1 , and therefore, when the mode signal M is “1”,
When W/R(A) is input to the write control port of FIFO, and on the other hand, mode signal M is “0”,
W/R(B) is input to the FIFO write control port. Similarly, as shown in Figure 3B, switch SW 2
is composed of NAND circuits G 21 , G 22 , G 23 and an inverter I 2 . Therefore, when the mode signal M is “1”, (B) is input to the read control port of the FIFO, and on the other hand, the mode signal M When is "0", (A) is input to the read control port R of the FIFO. Similarly, as shown in Figure 3C, switch SW 3
is composed of NAND circuits G 31 , G 32 , G 33 and inverter I 3 . Therefore, when mode signal M is “1”, I/O (A) is connected to the input data port IN of FIFO.
On the other hand, when the mode signal M is "0", I/O(B) is input to the input data port IN of the FIFO. In addition, as shown in Figure 3D, switch SW 4
is composed of NAND circuits G 41 , G 42 , G 43 , G 44 , inverters I 4 to I 8 , and CMOS buffers BF 1 and BF 2 . Therefore, when the mode signal M is "1", the lower circuit in FIG. '', the upper circuit in FIG. 3D operates and the data at the output data port OUT is sent to the port I/O(A). To summarize the above,

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明によれば、双方向性
半導体装置を唯一の一方向性回路により構成して
いるので、プリント板上での実装占有面積を縮小
でき、しかも配線も単純化できる。
As described above, according to the present invention, since the bidirectional semiconductor device is constituted by only one unidirectional circuit, the mounting area on the printed board can be reduced and the wiring can be simplified.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の基本構成を示す図、第2図は
本発明に係る双方向性半導体装置の一実施例を示
す回路図、第3A図〜第3D図は第2図のスイツ
チの詳細な論理回路図、第4図は第2図のFIFO
の詳細な回路図、第5図は第4図の回路動作を説
明するためのタイミング図、第6図は従来の一方
向性装置を示す概観図、第7図は従来の双方向性
装置を示すブロツク回路図である。 FIFO…フアーストイン・フアーストアウト
(一方向性回路)、IN,OUT,,…内部ポー
ト、,I/O…外部ポート、SW1〜SW4
スイツチ。
Fig. 1 is a diagram showing the basic configuration of the present invention, Fig. 2 is a circuit diagram showing an embodiment of the bidirectional semiconductor device according to the invention, and Figs. 3A to 3D are details of the switch shown in Fig. 2. Logic circuit diagram, Figure 4 is the FIFO of Figure 2.
5 is a timing diagram for explaining the circuit operation of FIG. 4, FIG. 6 is an overview diagram showing a conventional unidirectional device, and FIG. 7 is a diagram of a conventional bidirectional device. FIG. FIFO...First-in/first-out (unidirectional circuit), IN, OUT,...Internal port, I/O...External port, SW 1 to SW 4 ...
Switch.

Claims (1)

【特許請求の範囲】 1 制御信号用の内部入出力ポートW,Rとデー
タ信号用の内部入出力ポートIN,OUTを備えた
一方向性内部回路FIFOと、共通端子と第1の端
子と第2の端子を有する4つの切替スイツチ
SW1,SW2,SW3,SW4とが、制御信号用の外
部ポートW/R(A),W/R(B)とデータ信号用の外
部ポートI/O(A),I/O(B)とモード切替ポート
Mとを備えた1チツプ内に収められた双方向性半
導体装置であつて、 切替スイツチSW1,SW2は、その共通端子がそ
れぞれ制御信号用の内部入力ポートW,Rに接続
され、切替スイツチSW1の第1の端子は外部ポー
トW/R(A)と切替スイツチSW2の第2の端子に接
続され、切替スイツチSW1の第2の端子は外部ポ
ートW/R(B)と切替スイツチSW2の第1の端子に
接続され、 切替スイツチSW3,SW4は、その共通端子がそ
れぞれデータ信号用の内部入力ポートIN,OUT
に接続され、切替スイツチSW3の第1の端子は外
部ポートI/O(A)と切替スイツチSW4の第2の端
子に接続され、切替スイツチSW3の第2の端子は
外部ポートI/O(B)と切替スイツチSW4の第1の
端子に接続され、 切替スイツチSW1,SW2,SW3,SW4の共通
端子は、モード切替ポートMへの制御信号により
同時に第1、第2の端子への接続が切り換わるこ
とを特徴とする双方向性半導体装置。
[Claims] 1. A unidirectional internal circuit FIFO having internal input/output ports W, R for control signals and internal input/output ports IN, OUT for data signals, a common terminal, a first terminal, and a first terminal. 4 changeover switches with 2 terminals
SW 1 , SW 2 , SW3, SW 4 are connected to external ports W/R(A), W/R(B) for control signals and external ports I/O(A), I/O( B) is a bidirectional semiconductor device housed in one chip, and has a mode switching port M, and the switching switches SW 1 and SW 2 have common terminals connected to internal input ports W, for control signals, respectively. The first terminal of the changeover switch SW 1 is connected to the external port W/R(A) and the second terminal of the changeover switch SW 2 , and the second terminal of the changeover switch SW 1 is connected to the external port W/R(A). /R(B) and the first terminal of the changeover switch SW2 , and the common terminals of the changeover switches SW3 and SW4 are connected to internal input ports IN and OUT for data signals, respectively.
The first terminal of the changeover switch SW3 is connected to the external port I/O(A) and the second terminal of the changeover switch SW4 , and the second terminal of the changeover switch SW3 is connected to the external port I/O(A). O(B) is connected to the first terminal of the changeover switch SW4 , and the common terminal of the changeover switches SW1 , SW2 , SW3, SW4 is connected to the first and second terminals at the same time by a control signal to the mode changeover port M. A bidirectional semiconductor device characterized in that connection to a terminal is switched.
JP61298887A 1986-12-17 1986-12-17 Bidirectional semiconductor device Granted JPS63152083A (en)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP61298887A JPS63152083A (en) 1986-12-17 1986-12-17 Bidirectional semiconductor device
US07/130,630 US4825098A (en) 1986-12-17 1987-12-08 Bidirectional semiconductor device having only one one-directional device
DE3750124T DE3750124D1 (en) 1986-12-17 1987-12-10 Bi-directional semiconductor device with only a single device.
EP87310861A EP0272847B1 (en) 1986-12-17 1987-12-10 Bidirectional semiconductor device having only one one-directional device
KR8714385A KR910000153B1 (en) 1986-12-17 1987-12-17 Bidirectional semiconductor device having only one one-directional device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61298887A JPS63152083A (en) 1986-12-17 1986-12-17 Bidirectional semiconductor device

Publications (2)

Publication Number Publication Date
JPS63152083A JPS63152083A (en) 1988-06-24
JPH0422313B2 true JPH0422313B2 (en) 1992-04-16

Family

ID=17865452

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61298887A Granted JPS63152083A (en) 1986-12-17 1986-12-17 Bidirectional semiconductor device

Country Status (1)

Country Link
JP (1) JPS63152083A (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5247636A (en) * 1975-10-15 1977-04-15 Toshiba Corp Control method for transmitting information

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5247636A (en) * 1975-10-15 1977-04-15 Toshiba Corp Control method for transmitting information

Also Published As

Publication number Publication date
JPS63152083A (en) 1988-06-24

Similar Documents

Publication Publication Date Title
US6853215B1 (en) Programmable I/O element circuit for high speed logic devices
US8072819B2 (en) Memory device with parallel interface
JPS61239491A (en) Electronic equipment
JPH06195968A (en) Integrated semiconductor memory device
US5544104A (en) Virtual crosspoint memory
US6301182B1 (en) Semiconductor memory device
EP0262413B1 (en) Memory device employing address multiplexing
JPH0422313B2 (en)
EP0617530B1 (en) Interconnection memory comprising an array of dual-port FIFO memories
KR100336787B1 (en) Semiconductor memory circuit for reducing layout wiring
JPH0365745A (en) Ic card
JPH0422314B2 (en)
JPH0522315B2 (en)
JPH02152088A (en) Bidirectional fifo memory
JPS6085500A (en) Testing system of memory having built-in highly integrated circuit element
EP0976055B1 (en) Data-path architecture for speed
JPH07182849A (en) Fifo memory
JPS6072318A (en) Logical lsi
JP3161370B2 (en) Port shared circuit
JP2595707B2 (en) Memory device
US6191993B1 (en) First in first out memory circuit
JPH0624908Y2 (en) Data transfer control device
JPH0223954B2 (en)
JPH046029B2 (en)
JPS60241396A (en) Time switch module

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees