JPH04221826A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

Info

Publication number
JPH04221826A
JPH04221826A JP40486990A JP40486990A JPH04221826A JP H04221826 A JPH04221826 A JP H04221826A JP 40486990 A JP40486990 A JP 40486990A JP 40486990 A JP40486990 A JP 40486990A JP H04221826 A JPH04221826 A JP H04221826A
Authority
JP
Japan
Prior art keywords
oxide film
spin
glass
substrate
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP40486990A
Other languages
Japanese (ja)
Other versions
JP2597424B2 (en
Inventor
Keisuke Tanimoto
啓介 谷本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP40486990A priority Critical patent/JP2597424B2/en
Publication of JPH04221826A publication Critical patent/JPH04221826A/en
Application granted granted Critical
Publication of JP2597424B2 publication Critical patent/JP2597424B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Drying Of Semiconductors (AREA)
  • Weting (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

PURPOSE:To provide a semiconductor device manufacturing method by which highly accurate patterning can be easily performed even to a semiconductor substrate having a large level-difference and overhang sections. CONSTITUTION:A substrate having a large level-difference and overhang sections is flattened by burying spin-on-glass film 5 in the substrate 4. After a resist pattern 6 is formed on the flattened substrate 4, the resist pattern 6 is removed, and then, the remaining spin-on-glass film 5 is removed.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】  本発明は半導体装置の製造方
法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device.

【0002】0002

【従来の技術】  高段差を有する基板上でレジストパ
ターン形成を行う際、オーバーハング構造を有する堆積
膜上を加工する工程がある。図10乃至図12はオーバ
ーハング構造が形成されていく工程の模式断面図を示す
。 基板1表面上に熱酸化膜2を形成し、さらにその熱酸化
膜2上に多結晶シリコン4を堆積する(図10)。
2. Description of the Related Art When forming a resist pattern on a substrate having a high level difference, there is a step of processing a deposited film having an overhang structure. 10 to 12 show schematic cross-sectional views of the steps in which the overhang structure is formed. A thermal oxide film 2 is formed on the surface of the substrate 1, and polycrystalline silicon 4 is further deposited on the thermal oxide film 2 (FIG. 10).

【0003】次に、レジスト(図示せず)パターン形成
後、所定部分の多結晶シリコン4を除去し、垂直形状の
多結晶シリコン4のパターンが得られる(図11)。次
に、残存する多結晶シリコン4上および熱酸化膜2上に
CVD酸化膜3を堆積する。この場合、段差被覆性の悪
い膜が堆積され、オーバーハング構造となる。  以上
述べたオーバーハング構造を有する基板をパターン形成
する工程の従来例を、単層レジストプロセスを用いてパ
ターン形成する工程の模式断面図を図13乃至図16に
、また3層プロセスを用いてパターン形成する工程の模
式断面図を図13および図17乃至図21に示す。以下
図面に基づいて説明する。
Next, after forming a resist (not shown) pattern, a predetermined portion of the polycrystalline silicon 4 is removed to obtain a vertical pattern of polycrystalline silicon 4 (FIG. 11). Next, a CVD oxide film 3 is deposited on the remaining polycrystalline silicon 4 and the thermal oxide film 2. In this case, a film with poor step coverage is deposited, resulting in an overhang structure. FIGS. 13 to 16 show schematic cross-sectional views of the conventional process of patterning a substrate having an overhang structure described above using a single-layer resist process, and a patterning process using a three-layer resist process. Schematic cross-sectional views of the forming process are shown in FIG. 13 and FIGS. 17 to 21. This will be explained below based on the drawings.

【0004】基板1表面上に熱酸化膜2を形成し、さら
にその熱酸化膜2上にCVD酸化膜3を堆積する。その
CVD酸化膜3上にレジスト(図示せず)パターン形成
後、CVD酸化膜3の所定部分を除去することにより溝
11を形成する。その後、そのCVD酸化膜3上および
溝11内に多結晶シリコン4を堆積する(図13)。次
に、その多結晶シリコン4上にレジスト6を塗布する(
図14)。その後、マスクパターンを形成氏、露光を行
う(図15)。次に、その基板を現像することにより所
望のパターンが得られる(図16)。
A thermal oxide film 2 is formed on the surface of the substrate 1, and a CVD oxide film 3 is further deposited on the thermal oxide film 2. After forming a resist (not shown) pattern on the CVD oxide film 3, a groove 11 is formed by removing a predetermined portion of the CVD oxide film 3. Thereafter, polycrystalline silicon 4 is deposited on the CVD oxide film 3 and in the trench 11 (FIG. 13). Next, a resist 6 is applied on the polycrystalline silicon 4 (
Figure 14). Thereafter, a mask pattern is formed and exposure is performed (FIG. 15). Next, the desired pattern is obtained by developing the substrate (FIG. 16).

【0005】一方、3層プロセスを用いてパターン形成
する工程については、まず上述した図13の基板上に下
層レジスト7を塗布し、その後その下層レジスト7上に
中間層8を形成する。この中間層8にはたとえば塗布ガ
ラス等を用いる。次にその中間層8上に上層レジスト9
を塗布する(図17)。次に、上層レジストパターン(
図示せず)を形成し、溝11直上の上層レジスト9を除
去する(図18)。その後、その基板をドライ現像する
ことにより、除去された上層レジスト9直下の中間層8
を除去する(図19)。
On the other hand, in the step of forming a pattern using the three-layer process, a lower resist 7 is first applied on the substrate shown in FIG. 13, and then an intermediate layer 8 is formed on the lower resist 7. This intermediate layer 8 is made of, for example, coated glass. Next, an upper layer resist 9 is applied on the intermediate layer 8.
(Figure 17). Next, the upper resist pattern (
(not shown), and the upper resist layer 9 directly above the groove 11 is removed (FIG. 18). Thereafter, by dry developing the substrate, the intermediate layer 8 immediately below the removed upper resist layer 9 is removed.
(Figure 19).

【0006】次に、異方性エッチングにより下層レジス
ト7を除去する(図20)。その後多結晶シリコン4を
エッチングする(図21)。
Next, the lower resist layer 7 is removed by anisotropic etching (FIG. 20). Thereafter, polycrystalline silicon 4 is etched (FIG. 21).

【0007】[0007]

【発明が解決しようとする課題】  ところで、上述し
たように、単層レジストプロセスでは、図16に示すよ
うに細いスリット状の中にあるレジストを除去し、かつ
求める線幅に加工することが困難である。また、3層プ
ロセスでは、下層レジストを加工する際、異方性のドラ
イ現像等の手法を用いるため、図20に示すようにオー
バーハング下のレジストすなわち下層レジスト7aを除
去するのが困難となり、また図21に示すように多結晶
シリコンの部分的な残り多結晶シリコン4aが発生する
等の問題があった。
[Problems to be Solved by the Invention] As mentioned above, in the single-layer resist process, it is difficult to remove the resist in the thin slit shape as shown in FIG. 16 and process it to the desired line width. It is. In addition, in the three-layer process, when processing the lower resist layer, a method such as anisotropic dry development is used, so as shown in FIG. 20, it is difficult to remove the resist under the overhang, that is, the lower resist layer 7a. Further, as shown in FIG. 21, there is a problem in that polycrystalline silicon 4a is partially left over from the polycrystalline silicon.

【0008】本発明はこれらの点を鑑みてなされたもの
で、高段差上でのレジストパターン形成を簡単に、かつ
オーバーハング形状においてもその加工を容易とする半
導体装置の製造方法を提供することを目的とする。
The present invention has been made in view of these points, and it is an object of the present invention to provide a method for manufacturing a semiconductor device that facilitates the formation of a resist pattern on a high level difference and also facilitates the processing of an overhang shape. With the goal.

【0009】[0009]

【課題を解決するための手段】  本発明の半導体装置
の製造方法は、基板上に熱酸化膜を形成し、続いてCV
D酸化膜を形成した後、そのCVD酸化膜の所定部分を
除去することにより溝を形成し、その後そのCVD酸化
膜上およびその溝内に多結晶シリコンを堆積し、その後
、その多結晶シリコン上および溝内にスピンオンガラス
を塗布した後、上記溝を含まないスピンオンガラス上に
フォトレジストを形成し、その後エッチングにより上記
溝内の上記スピンオンガラスを除去した後、上記溝内に
残存する多結晶ポリシリコンをエッチングにより除去し
た後、上記フォトレジストを除去し、その後上記CVD
酸化膜上に残存する上記スピンオンガラスを除去するこ
とを特徴としている。
[Means for Solving the Problems] A method for manufacturing a semiconductor device according to the present invention includes forming a thermal oxide film on a substrate, followed by CV
After forming the D oxide film, a groove is formed by removing a predetermined portion of the CVD oxide film, then polycrystalline silicon is deposited on the CVD oxide film and in the groove, and then polycrystalline silicon is deposited on the polycrystalline silicon. After coating the spin-on glass in the groove, a photoresist is formed on the spin-on glass that does not include the groove, and then the spin-on glass in the groove is removed by etching, and then the polycrystalline polycrystalline glass remaining in the groove is removed. After removing the silicon by etching, the photoresist is removed, and then the CVD
A feature of this method is that the spin-on glass remaining on the oxide film is removed.

【0010】0010

【作用】  フォトレジストを形成する前に、基板上お
よびオーバーハング構造を有する溝部分にスピンオンガ
ラスを堆積することにより、基板上は平坦化される。
[Operation] Before forming the photoresist, the substrate is planarized by depositing spin-on glass on the substrate and on the groove portion having the overhang structure.

【0011】[0011]

【実施例】  図1乃至図9は、本発明実施例を経時的
に示す模式断面図である。以下、図面に基づいて本発明
実施例を説明する。基板1表面上に熱酸化膜2を形成し
、さらにその熱酸化膜2上にCVD酸化膜3を堆積する
。 そのCVD酸化膜3上にレジスト(図示せず)パターン
形成後、CVD酸化膜3の所定部分を除去することによ
り、CVD酸化膜3内に溝10を形成する。その後、そ
のCVD酸化膜3上および溝10内に多結晶シリコン4
を堆積する(図1)。
Embodiments FIGS. 1 to 9 are schematic sectional views showing embodiments of the present invention over time. Embodiments of the present invention will be described below based on the drawings. A thermal oxide film 2 is formed on the surface of a substrate 1, and a CVD oxide film 3 is further deposited on the thermal oxide film 2. After forming a resist (not shown) pattern on the CVD oxide film 3, a predetermined portion of the CVD oxide film 3 is removed to form a trench 10 in the CVD oxide film 3. After that, polycrystalline silicon 4 is placed on the CVD oxide film 3 and in the trench 10.
(Figure 1).

【0012】次に、この基板上およびオーバーハング構
造の溝10内にスピンオンガラス5(Spin  On
  Glass)を塗布し、埋め込む(図2)。その後
、そのスピンオンガラス5上にフォトレジスト6を形成
する(図3)。次に、異方性エッチングによりスピンオ
ンガラス5を細いスリット状に除去し(図4)、またさ
らに、等方性エッチングにより等方的に、溝10内のス
ピンオンガラス5を除去する(図5)。次に、多結晶シ
リコン4を異方性エッチングにより除去し(図6)、ま
たさらに、等方性エッチングにより等方的に、溝10内
の多結晶シリコン4を除去する。
[0012] Next, spin-on glass 5 (spin-on glass 5
Glass) and embed it (Figure 2). Thereafter, a photoresist 6 is formed on the spin-on glass 5 (FIG. 3). Next, the spin-on glass 5 is removed in a thin slit shape by anisotropic etching (FIG. 4), and the spin-on glass 5 in the groove 10 is further removed isotropically by isotropic etching (FIG. 5). . Next, polycrystalline silicon 4 is removed by anisotropic etching (FIG. 6), and polycrystalline silicon 4 in trench 10 is further removed isotropically by isotropic etching.

【0013】次にフォトレジスト6を除去し(図8)、
多結晶シリコン4上に残存するスピンオンガラス5を、
HF水溶液等により除去する(図9)。以上の工程によ
り、オーバーハング下のフォトレジスト6を除去するこ
とができ、多結晶シリコン4が溝11内に残存すること
もない。
Next, the photoresist 6 is removed (FIG. 8),
The spin-on glass 5 remaining on the polycrystalline silicon 4 is
Remove with HF aqueous solution etc. (Figure 9). Through the above steps, the photoresist 6 under the overhang can be removed, and the polycrystalline silicon 4 will not remain in the groove 11.

【0014】[0014]

【発明の効果】  以上説明したように、本発明によれ
ばフォトレジストパターン形成を行う前に平坦化を行う
よう構成したから、高段差上およびオーバーハング構造
を有する基板においてもそのレジストパターン形成は容
易となり、精度の高いパターンニングが実現できる。そ
の結果、高集積化が容易に実現される。
Effects of the Invention As explained above, according to the present invention, since planarization is performed before forming a photoresist pattern, the resist pattern can be formed even on a substrate having a high level difference or an overhang structure. This makes it easy to achieve highly accurate patterning. As a result, high integration can be easily achieved.

【図面の簡単な説明】[Brief explanation of the drawing]

【図1】  本発明実施例を経時的に示す模式断面図[Figure 1] Schematic cross-sectional diagram showing the embodiments of the present invention over time


図2】  本発明実施例を経時的に示す模式断面図
[
Fig. 2 Schematic cross-sectional views showing examples of the present invention over time

【図
3】  本発明実施例を経時的に示す模式断面図
[Figure 3] Schematic cross-sectional views showing examples of the present invention over time

【図4
】  本発明実施例を経時的に示す模式断面図
[Figure 4
] Schematic sectional views showing examples of the present invention over time

【図5】
  本発明実施例を経時的に示す模式断面図
[Figure 5]
Schematic sectional views showing examples of the present invention over time

【図6】 
 本発明実施例を経時的に示す模式断面図
[Figure 6]
Schematic sectional views showing examples of the present invention over time

【図7】  
本発明実施例を経時的に示す模式断面図
[Figure 7]
Schematic sectional views showing examples of the present invention over time

【図8】  本
発明実施例を経時的に示す模式断面図
[Fig. 8] Schematic cross-sectional views showing examples of the present invention over time

【図9】  本発
明実施例を経時的に示す模式断面図
[Fig. 9] Schematic cross-sectional views showing examples of the present invention over time

【図10】  オー
バーハング構造の形成工程を経時的に示す模式断面図
[Figure 10] Schematic cross-sectional diagram showing the overhang structure formation process over time

【図11】  オーバーハング構造の形成工程を経時的
に示す模式断面図
[Figure 11] Schematic cross-sectional view showing the overhang structure formation process over time

【図12】  オーバーハング構造の形成工程を経時的
に示す模式断面図
[Figure 12] Schematic cross-sectional view showing the overhang structure formation process over time

【図13】  従来例を経時的に示す模式断面図[Figure 13] Schematic cross-sectional view showing the conventional example over time

【図1
4】  従来例を経時的に示す模式断面図
[Figure 1
4] Schematic cross-sectional diagram showing the conventional example over time

【図15】 
 従来例を経時的に示す模式断面図
[Figure 15]
Schematic cross-sectional diagram showing the conventional example over time

【図16】  従来
例を経時的に示す模式断面図
[Figure 16] Schematic cross-sectional diagram showing the conventional example over time

【図17】  他の従来例
を経時的に示す模式断面図
[Figure 17] Schematic sectional view showing another conventional example over time

【図18】  他の従来例を
経時的に示す模式断面図
[Figure 18] Schematic cross-sectional diagram showing another conventional example over time

【図19】  他の従来例を経
時的に示す模式断面図
[Figure 19] Schematic cross-sectional view showing another conventional example over time

【図20】  他の従来例を経時
的に示す模式断面図
[Figure 20] Schematic cross-sectional view showing another conventional example over time

【図21】  他の従来例を経時的
に示す模式断面図
[Figure 21] Schematic cross-sectional view showing another conventional example over time

【符号の説明】[Explanation of symbols]

1・・・・単結晶シリコン 2・・・・熱酸化膜 3・・・・CVD酸化膜 4・・・・多結晶シリコン 5・・・・スピンオンガラス 6・・・・フォトレジスト 10・・・・溝 1... Single crystal silicon 2...Thermal oxide film 3...CVD oxide film 4... Polycrystalline silicon 5...Spin-on glass 6...Photoresist 10・・・Groove

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】  基板上に熱酸化膜を形成し、続いてC
VD酸化膜を形成した後、そのCVD酸化膜の所定部分
を除去することにより溝を形成し、その後そのCVD酸
化膜上およびその溝内に多結晶シリコンを堆積し、その
後、その多結晶シリコン上および溝内にスピンオンガラ
スを塗布した後、上記溝を含まないスピンオンガラス上
にフォトレジストを形成し、その後エッチングにより上
記溝内の上記スピンオンガラスを除去した後、上記溝内
に残存する多結晶ポリシリコンをエッチングにより除去
した後、上記フォトレジストを除去し、その後上記CV
D酸化膜上に残存する上記スピンオンガラスを除去する
半導体装置の製造方法。
Claim 1: A thermal oxide film is formed on a substrate, and then C
After forming a VD oxide film, a groove is formed by removing a predetermined portion of the CVD oxide film, then polycrystalline silicon is deposited on the CVD oxide film and in the groove, and then polycrystalline silicon is deposited on the polycrystalline silicon. After coating the spin-on glass in the groove, a photoresist is formed on the spin-on glass that does not include the groove, and then the spin-on glass in the groove is removed by etching, and then the polycrystalline polycrystalline glass remaining in the groove is removed. After removing the silicon by etching, the photoresist is removed, and then the CV
D. A semiconductor device manufacturing method for removing the spin-on glass remaining on the oxide film.
JP40486990A 1990-12-21 1990-12-21 Method for manufacturing semiconductor device Expired - Fee Related JP2597424B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP40486990A JP2597424B2 (en) 1990-12-21 1990-12-21 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP40486990A JP2597424B2 (en) 1990-12-21 1990-12-21 Method for manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
JPH04221826A true JPH04221826A (en) 1992-08-12
JP2597424B2 JP2597424B2 (en) 1997-04-09

Family

ID=18514524

Family Applications (1)

Application Number Title Priority Date Filing Date
JP40486990A Expired - Fee Related JP2597424B2 (en) 1990-12-21 1990-12-21 Method for manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP2597424B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021049306A1 (en) * 2019-09-10 2021-03-18 東京エレクトロン株式会社 Film forming method, film forming device, and film forming system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021049306A1 (en) * 2019-09-10 2021-03-18 東京エレクトロン株式会社 Film forming method, film forming device, and film forming system

Also Published As

Publication number Publication date
JP2597424B2 (en) 1997-04-09

Similar Documents

Publication Publication Date Title
JPH09181180A (en) Semiconductor integrated circuit and its manufacture
JPS58210634A (en) Preparation of semiconductor device
JPH11330245A (en) Method for contact formation of semiconductor device
JPH06216085A (en) Method of forming contact hole of semiconductor device
US5915198A (en) Contact process using taper contact etching and polycide step
JP2597424B2 (en) Method for manufacturing semiconductor device
JPH07326621A (en) Minute pattern forming method for semiconductor element
JPS63258020A (en) Formation of element isolation pattern
KR100338091B1 (en) Method for manufacturing semiconductor device
US5958797A (en) Planarization of a patterned structure on a substrate using an ion implantation-assisted wet chemical etch
KR100798802B1 (en) Method of forming isolation of semiconductor device
KR100348298B1 (en) Method for manufacturing capacitor in semiconductor device
JP2570735B2 (en) Multi-layer wiring formation method
KR0122508B1 (en) Method for fabricating a fine contact hole
JPH02170553A (en) Manufacture of semiconductor device
JPH0587973B2 (en)
KR930008893B1 (en) Capacitor manufacturing method of memory cell
KR100247642B1 (en) Method for forming a contact hole in semiconductor device
KR100328824B1 (en) Manufacturing method for capacitor
JPH05109719A (en) Manufacture of semiconductor device
JPH0269934A (en) Manufacture of semiconductor device
JPS62174945A (en) Formation of interconnection for semiconductor device
JPH05136130A (en) Manufacture of semiconductor device
JPH0496225A (en) Manufacture of semiconductor device
JPS6358373B2 (en)

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees