JPH0422115A - Ceramic electronic parts and manufacture thereof - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、例えばセラミックコンデンサのよ−）にセラ
ミックスよりなる電子部品素体の外表面に外部電極が形
成されている構造を有するセラミック電子部品及びその
製造方法に関し、特に、外部電極上にめっき層が形成さ
れたセラミック電子部品及びその製造方法に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a ceramic electronic component, such as a ceramic capacitor, which has a structure in which an external electrode is formed on the outer surface of an electronic component body made of ceramics. The present invention relates to a ceramic electronic component having a plating layer formed on an external electrode and a manufacturing method thereof.
第２図を参照して、従来の積層コンデンサの構造を説明
する。The structure of a conventional multilayer capacitor will be explained with reference to FIG.
積層コンデンサ１は、内部電極２ａ〜２ｆが内部に構成
されたセラミック焼結体よりなる電子部品素体２を有す
る。電子部品素体２の両端面には、内部電極２ａ、２ｃ
、２ｅに接続される外部電極３ａと、内部電極２ｂ、２
ｄ、２ｆに接続される外部電極３ｂとが形成されている
。外部電極３ａ。The multilayer capacitor 1 has an electronic component body 2 made of a ceramic sintered body in which internal electrodes 2a to 2f are formed. Internal electrodes 2a and 2c are provided on both end surfaces of the electronic component body 2.
, 2e, and internal electrodes 2b, 2e.
An external electrode 3b connected to the terminals d and 2f is formed. External electrode 3a.
３ｂは、通常、ＡｇまたはＡｇ−Ｐｄ等により構成され
ており、導電ペーストの焼き付け、めっきまたは蒸着等
により付与されている。3b is usually made of Ag or Ag-Pd, and is applied by baking a conductive paste, plating, vapor deposition, or the like.
外部電極３ａ、３ｂの外表面には、Ｎｉめっき層４ａ、
４ｂが形成されている。さらに、Ｎｉめっき層４ａ、４
ｂの外側にＳｎめっき層５ａ、５ｂが形成された状態が
図示されている。On the outer surfaces of the external electrodes 3a and 3b, a Ni plating layer 4a,
4b is formed. Furthermore, Ni plating layers 4a, 4
The figure shows a state in which Sn plating layers 5a and 5b are formed on the outside of b.
第２図では、上記のような積層コンデンサ１が、プリン
ト回路基板６上にはんだ７ａ、７ｂにより固着されてい
る。In FIG. 2, the multilayer capacitor 1 as described above is fixed on a printed circuit board 6 with solders 7a and 7b.
積層コンデンサ１において、外部電極３ａ、３ｂの外側
に、Ｎｉめっき層４ａ、４ｂが形成されているのは、Ａ
ｇまたはＡｇ−Ｐｄ等よりなる外部電極３ａ、３ｂが、
はんだ７ａ、７ｂに直接接触すると、はんだ喰われ現象
を生じるからである。In the multilayer capacitor 1, the Ni plating layers 4a and 4b are formed on the outside of the external electrodes 3a and 3b because A
The external electrodes 3a and 3b are made of g or Ag-Pd, etc.
This is because direct contact with the solders 7a and 7b will cause the solder to be eaten away.
もっとも、Ｎｉめっき層４ａ、４ｂは、はんだ付は性が
十分でないため、はんだ付は性を高めるために、さらに
外側にＳｎめっき層５ａ、５ｂが形成されている。However, since the Ni plating layers 4a and 4b do not have sufficient solderability, Sn plating layers 5a and 5b are further formed on the outside to improve solderability.
ところで、第２図に示したようなプリント回路基板６上
に、はんだ７ａ、７ｂにより積層コンデンサ１を固定し
たとしても、組み込まれた機器が使用されるうちに、外
力が加わったり、あるいは周囲の温度変化等により、プ
リント回路基板６が第２図の矢印Ａ、Ｂで示すようにた
わむことがある。By the way, even if the multilayer capacitor 1 is fixed on the printed circuit board 6 with solders 7a and 7b as shown in FIG. The printed circuit board 6 may bend as shown by arrows A and B in FIG. 2 due to changes in temperature or the like.
このような場合、プリント回路基板６のたわみに基づく
応力が、はんだ７ａ、７ｂや積層コンデンサｌに加わる
が、該応力により積層コンデンサ１とプリント回路基板
６の接合部分が破壊されたり、積層コンデンサ１自体が
破壊されたりしないことが望ましい。In such a case, stress due to the deflection of the printed circuit board 6 is applied to the solders 7a, 7b and the multilayer capacitor l, but this stress may destroy the joint between the multilayer capacitor 1 and the printed circuit board 6, or damage the multilayer capacitor 1. It is desirable that it not be destroyed itself.
しかしながら、実際には、プリント回路基板６がある程
度以上たわむと、該たわみに基づく応力によりセラミッ
ク焼結体よりなる電子部品素体２にクランクが住じるこ
とがある。その結果、積層コンデンサ１が組込まれた電
子機器に簡単には修復できない故障を引き起こすことが
あった。However, in reality, if the printed circuit board 6 is deflected to a certain extent or more, the electronic component body 2 made of a ceramic sintered body may be cranked due to stress caused by the deflection. As a result, electronic equipment in which the multilayer capacitor 1 is incorporated may suffer a failure that cannot be easily repaired.
よって、本発明の目的は、実装される基板がたわんだと
してもクランク等が生じ難く、従って組込まれた電子機
器の故障を引き起こし難いセラミック電子部品を提供す
ることにある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a ceramic electronic component that is less likely to cause cranking or the like even if the board on which it is mounted is bent, and therefore less likely to cause failure of the electronic equipment in which it is incorporated.
本発明のセラミック電子部品は、セラミックスよりなる
電子部品素体と、この電子部品素体の外表面に形成され
た外部電極と、外部電極上に形成されためっき層とを備
える。そして、めっき層は、めっき後に熱処理されたＮ
ｉめっき層と、このＮｉめっき層上に直接、あるいは他
のめっき層を介して形成されたＳｎめっき層とを有する
。The ceramic electronic component of the present invention includes an electronic component body made of ceramic, an external electrode formed on the outer surface of the electronic component body, and a plating layer formed on the external electrode. The plating layer is made of N, which is heat-treated after plating.
It has an i plating layer and a Sn plating layer formed directly on the Ni plating layer or via another plating layer.
また、本発明のセラミック電子部品の製造方法では、ま
ず外表面に外部電極が形成された電子部品素体が用意さ
れる０次に、外部電極上にＮｉめっき層が形成され、し
かる後Ｎｊめっき層が熱処理される。加熱後に、Ｎｉめ
っき層上に、直接、あるいは他のめっき層を形成した後
に、Ｓｎめっき層が形成される。In addition, in the method for manufacturing a ceramic electronic component of the present invention, first an electronic component element body having an external electrode formed on its outer surface is prepared.Next, a Ni plating layer is formed on the external electrode, and then Nj plating is applied. The layer is heat treated. After heating, a Sn plating layer is formed directly on the Ni plating layer or after forming another plating layer.
従来、Ｎｉめっき層及びＳｎめっき層を形成するに際し
ては、Ｎｉめっき層中の錯イオンを故意に残した状態で
、続いてＳｎめっき層を形成していた。これは、Ｎｊめ
っき層の錯イオンを残しておいた方が、Ｎｉめっき層上
に強固にＳｎめっき層を形成し得るからである。Conventionally, when forming the Ni plating layer and the Sn plating layer, the complex ions in the Ni plating layer were intentionally left, and then the Sn plating layer was formed. This is because the Sn plating layer can be more strongly formed on the Ni plating layer by leaving the complex ions in the Nj plating layer.
これに対して、本発明では、Ｎｉめっき層を形成した後
に加熱し、それによってＮｉめっき層の錯イオンをほぼ
完全に除去する。そして、加熱されたＮｉめっき層上に
、Ｓｎめっき層を直接、あるいは他のめっき層を介して
形成する。このように、Ｎｉめっき層をめっき後に加熱
し、それによって、錯イオンが除去されているため、Ｎ
ｉめっき層と、その上に形成されるめっき層との接合強
度が小さくされている。よって、プリント回路基板に実
装された後にプリント回路基板のたわみに基づく応力が
セラミック電子部品側に加わったとしても、Ｎｉめっき
層とその外側のめっき層との間が部分的に分離すること
になる。In contrast, in the present invention, the Ni plating layer is heated after being formed, thereby almost completely removing the complex ions in the Ni plating layer. Then, a Sn plating layer is formed directly on the heated Ni plating layer or via another plating layer. In this way, the Ni plating layer is heated after plating and complex ions are removed, so the N
The bonding strength between the i-plated layer and the plated layer formed thereon is reduced. Therefore, even if stress due to the deflection of the printed circuit board is applied to the ceramic electronic component after it is mounted on the printed circuit board, the Ni plating layer and the outer plating layer will be partially separated. .
その結果、プリント回路基板等のたわみに基づく応力が
Ｎｉめっき層と外側のめっき層との間の接合界面で吸収
されることになるため、セラミック電子部品の電子部品
素体側におけるクラック等の発生を効果的に防止するこ
とが可能となる。As a result, the stress caused by the deflection of the printed circuit board, etc. is absorbed at the bonding interface between the Ni plating layer and the outer plating layer, which prevents cracks from occurring on the electronic component side of the ceramic electronic component. This makes it possible to effectively prevent this.
すなわち、本発明は、外部電極の外側に形成された積層
めっき層において、故意に接合強度の低い積層界面を設
けておくことにより、プリント回路基板等のたわみに基
づく応力を吸収し、それによって電子部品素体側への応
力集中を緩和したことに特徴を有する。In other words, the present invention absorbs the stress caused by the deflection of the printed circuit board, etc. by intentionally providing a laminated interface with low bonding strength in the laminated plating layer formed on the outside of the external electrode, and thereby The feature is that stress concentration on the component body side is alleviated.
なお、外部電極の外側に形成されるＮｉめっき層及びそ
の上に形成されるめっき層は、通常、セラミック電子部
品素体の端面から、該端面に連なる側面の一部に至るよ
うに形成されるのが常である。従って、Ｎｉめっき層と
、その外側に形成されるめっき層とがプリント回路基板
のたわみによる応力により一部の領域で分離したとして
も、外部電極とプリント回路基板との電気的な接続は保
たれる。Note that the Ni plating layer formed on the outside of the external electrode and the plating layer formed thereon are usually formed from the end surface of the ceramic electronic component body to a part of the side surface continuous to the end surface. It is usual. Therefore, even if the Ni plating layer and the plating layer formed on the outside of it separate in some areas due to stress caused by the bending of the printed circuit board, the electrical connection between the external electrode and the printed circuit board will be maintained. It will be done.
第１図は本考案の一実施例のセラミック電子部品を説明
するための断面図である。以下、本実施例の構造を製造
方法を合わせて詳細に説明する。FIG. 1 is a sectional view for explaining a ceramic electronic component according to an embodiment of the present invention. Hereinafter, the structure of this example will be explained in detail together with the manufacturing method.
プリント回路基板６上に、本実施例の積層コンデンサ１
１が実装されている。積層コンデンサｌｌは、複数の内
部電極１２ａ〜１２ｆを内部に有するセラミック焼結体
よりなる電子部品素体１２を用いて構成されている。The multilayer capacitor 1 of this embodiment is mounted on the printed circuit board 6.
1 has been implemented. The multilayer capacitor 11 is constructed using an electronic component body 12 made of a ceramic sintered body having a plurality of internal electrodes 12a to 12f inside.
電子部品素体１２の両端面には、一対の外部電極１３ａ
、１３ｂが形成されている。外部電極１３ａ、１３ｂは
、ＡｇまたはＡｇ−Ｐｄ等を主体とする導電ペーストを
塗布し、焼き付けることにより、あるいはＡｇまたはＡ
ｇ−Ｐｄ等を蒸着もしくはめっき等により付与すること
により形成されている。A pair of external electrodes 13a are provided on both end surfaces of the electronic component body 12.
, 13b are formed. The external electrodes 13a and 13b are formed by applying a conductive paste mainly composed of Ag or Ag-Pd and baking it, or by applying a conductive paste mainly composed of Ag or Ag-Pd or the like.
It is formed by applying g-Pd or the like by vapor deposition or plating.
外部電極１３ａ、１３ｂの外表面に、第１のＮｌめっき
層１４ａ、１４ｂが形成されている。第１のＮｉめっき
層１４ａ、１４ｂは、Ｎｉを電解めっきすることにより
形成されるが、錯イオンを除去するために、めっき後に
熱処理される。この熱処理は、例えば３００°Ｃ程度の
温度に、２０分程度維持することにより行われる。First Nl plating layers 14a, 14b are formed on the outer surfaces of the external electrodes 13a, 13b. The first Ni plating layers 14a and 14b are formed by electrolytic plating of Ni, but are heat-treated after plating to remove complex ions. This heat treatment is performed, for example, by maintaining the temperature at about 300° C. for about 20 minutes.
熱処理後に、第１のＮｉめっき層１４ａ、１４ｂ上に、
第２のＮｉめっきＩｉ！１１５ａ、１５ｂがＮｌを電解
めっきすることにより形成される。そして、この第２の
Ｎｉめっき層１５ａ、１５ｂ上に、Ｓｎめっき層１６ａ
、１６ｂが形成される。After the heat treatment, on the first Ni plating layers 14a and 14b,
Second Ni plating II! 115a and 15b are formed by electroplating Nl. Then, on this second Ni plating layer 15a, 15b, a Sn plating layer 16a is formed.
, 16b are formed.
この第２のＮｉめっき層１５ａ、１５ｂは、電解めっき
後に、熱処理が施されない。すなわち、錯イオンを残し
た状態で、Ｓｎめっき層１６ａ。The second Ni plating layers 15a, 15b are not subjected to heat treatment after electrolytic plating. That is, the Sn plating layer 16a is formed with complex ions remaining.
１６ｂがその上に形成される。従って、第２のＮｉめっ
き層１５ａ、１５ｂとＳｎめっき層１６ａ１６ｂは強固
に接合される。16b is formed thereon. Therefore, the second Ni plating layers 15a, 15b and the Sn plating layer 16a16b are firmly bonded.
上記のようにして構成された積層コンデンサ１１では、
はんだ７ａ、７ｂによりプリント回路基板６上の導電パ
ターン（図示せず）に電気的に接続され、かつ固着され
ている。In the multilayer capacitor 11 configured as described above,
It is electrically connected and fixed to a conductive pattern (not shown) on the printed circuit board 6 by solders 7a and 7b.
第１図実施例の積層コンデンサ１１が、プリント回路基
板６上に実装された状態で、いまプリント回路、基板６
が矢印Ａ、Ｂ方向にたわんだ場合を考える。この場合、
プリント回路基板６のたわみによる応力は、はんだ７ａ
、７ｂ、及び積層コンデンサ１１に加わる。The multilayer capacitor 11 of the embodiment shown in FIG. 1 is now mounted on the printed circuit board 6.
Let's consider the case where it bends in the directions of arrows A and B. in this case,
The stress caused by the deflection of the printed circuit board 6 is caused by the stress caused by the solder 7a.
, 7b, and the multilayer capacitor 11.
本実施例の積層コンデンサ１１では、第１のＮ１めっき
層１４ａ、１４ｂと、第２のＮｉめっき１１！１１５ａ
、１５ｂとが強固に接合されていない。In the multilayer capacitor 11 of this embodiment, the first N1 plating layers 14a, 14b and the second Ni plating layer 11!115a
, 15b are not firmly joined.
従って、第３図に拡大断面図で示すように、大きな応力
が加わったとしても、第１のＮ１めっき層１４ｂと、第
２のＮｉめっき層１５ｂとが分離し出し、空隙１７が形
成される。他方側の第１のＮｌめっき層１４ａと第２の
Ｎｉめっき層１５ａとの間でも、同様の現象が生じる。Therefore, as shown in the enlarged cross-sectional view in FIG. 3, even if a large stress is applied, the first N1 plating layer 14b and the second Ni plating layer 15b begin to separate, forming a void 17. . A similar phenomenon occurs between the first Nl plating layer 14a and the second Ni plating layer 15a on the other side.
その結果、プリント回路基板６のたわみに基づく応力が
、空隙１７が形成されることにより、積層めっき膜部分
で吸収され、電子部品素体１２に大きな応力が加わらな
い、よって、電子部品素体１２のクラックを効果的に防
止することができる。As a result, the stress due to the deflection of the printed circuit board 6 is absorbed by the laminated plating film portion due to the formation of the void 17, and no large stress is applied to the electronic component body 12. can effectively prevent cracks.
なお、外部電極１３ａ、１３ｂ、第１．第２のＮｉめっ
き層１４ａ〜１５ｂ並びにＳｎめっき層１７ａ、１７ｂ
は電子部品素体１２の両端面１２ｇ、１２ｈ（第１図参
照）だけでなく、両端面１２ｇ、、１２ｈに連なる他の
外表面にも至るように形成されている。従って、プリン
ト回路基板６がたわみ、第３図に示したような空隙１７
が形成されたとしても、外部電極１３ａ、１３ｂとはん
だ７ａ、７ｂとの間の電気的な接続は保たれる。よって
、プリント回路基板６がかなりの大きさでたわんだとし
ても、該たわみに基づく応力が積層めっき膜部分で吸収
されるため、通常の動作状態と同様に積層コンデンサ１
１に電流が流れるため、周辺素子の破壊等の発生を効果
的に防止することができる。Note that the external electrodes 13a, 13b, the first . Second Ni plating layers 14a to 15b and Sn plating layers 17a, 17b
are formed so as to extend not only to both end surfaces 12g and 12h (see FIG. 1) of the electronic component element body 12 but also to other outer surfaces continuous to both end surfaces 12g and 12h. Therefore, the printed circuit board 6 is deflected and a gap 17 as shown in FIG.
Even if the external electrodes 13a, 13b are formed, the electrical connection between the external electrodes 13a, 13b and the solders 7a, 7b is maintained. Therefore, even if the printed circuit board 6 is bent to a considerable extent, the stress due to the bending is absorbed by the laminated plating film, so that the laminated capacitor 1
1, it is possible to effectively prevent damage to peripheral elements.
次に、具体的な実験結果につき説明する。Next, specific experimental results will be explained.
比誘電率ε−約３０００のチタン酸バリウム系セラミッ
クスよりなる３、２Ｘ１．６Ｘ厚み０゜７■の大きさの
電子部品素体１２を用い、その両端面にＡｇからなる外
部電極１３ａ、１３ｂを形成した０次に、Ｎｉの電解め
っき層を１．０μｍの厚みに形成し、第１のＮｒめっき
層１４ａ、１４ｂとした。さらに、この試料を、３５０
“Ｃの温度で１０分間空気中に保持することにより熱処
理を行った。An electronic component body 12 of 3.2 x 1.6 x thickness 0° 7 cm made of barium titanate ceramics with a relative permittivity ε of approximately 3000 is used, and external electrodes 13a and 13b made of Ag are provided on both end faces of the electronic component body 12. Next, a Ni electrolytic plating layer was formed to a thickness of 1.0 μm to form the first Nr plating layers 14a and 14b. Furthermore, this sample was
The heat treatment was carried out by holding in air for 10 minutes at a temperature of "C".
熱処理された試料に、さらに電解めっきを施し、０．７
μｍの厚みの第２のＮ１めっきＩｉ １５ ａ１５ｂを
形成した。しかる後、続いてＳｎめっき層１６ａ、１６
ｂを０．５ｐｍの厚みに形成した。The heat-treated sample was further electrolytically plated to give a 0.7
A second N1 plating Ii 15 a15b with a thickness of μm was formed. After that, Sn plating layers 16a, 16
b was formed to a thickness of 0.5 pm.
得られた実施例の積層コンデンサの耐基板曲げ性を、第
４図に示す装置を用いて測定した。すなわち、第４図に
示すように、積層コンデンサ１１を、基板２１の下面に
はんだにより接合し、基板２１をたわませて、機械的ス
トレスを加え、下記の評価方法に従って評価した。The substrate bending resistance of the obtained multilayer capacitor of Example was measured using the apparatus shown in FIG. That is, as shown in FIG. 4, the multilayer capacitor 11 was bonded to the lower surface of the substrate 21 by soldering, the substrate 21 was bent, mechanical stress was applied, and evaluation was performed according to the evaluation method described below.
支持部２２（支点間距離９ｏ−）に、試料のコンデンサ
１１をはんだ付けした基板２１をセットし、押し棒２３
をコンデンサ１１の中心に向がって毎秒０．５−の速さ
で、コンデンサ１１が割れるまで衝突させ、そのときの
基板たわみ量の限界値を調べた。The board 21 to which the sample capacitor 11 is soldered is set on the support part 22 (distance between fulcrums 9o-), and the push rod 23
was struck toward the center of the capacitor 11 at a speed of 0.5-per second until the capacitor 11 broke, and the limit value of the amount of substrate deflection at that time was investigated.
上記試験結果を、第５図（ａ）に示す６また、比較のた
めに、第２図に示した従来の積層コンデンサ１について
も同様にして、たわみ強度（基板たわみ量で表示）を試
験したところ、第５図（ｂ）に示す結果が得られた。The above test results are shown in FIG. 5(a).6 Also, for comparison, the deflection strength (indicated by the amount of board deflection) was tested for the conventional multilayer capacitor 1 shown in FIG. However, the results shown in FIG. 5(b) were obtained.
第５図（ａ）及び（ｂ）から明らかなように、従来のコ
ンデンサにおけるたわみ強度の平均値が２．８ｍ＋であ
るのに対し、本実施例のコンデンサでは、たわみ強度の
平均が４，０閣に高められることがわかる。As is clear from FIGS. 5(a) and (b), the average value of the deflection strength in the conventional capacitor is 2.8 m+, whereas the average value of the deflection strength in the capacitor of this embodiment is 4.0 m+. It can be seen that it is elevated to the highest rank.
なお、第１図実施例では、外部電極１３ａ、１３ｂ上に
、第１のＮｉめっき層１４ａ、１４ｂを形成した後、第
２ＯＮ＋めっき層１５ａ、１５ｂを間に介在させた状態
でＳｎめつき層１６ａ、１６ｂを形成していた。しかし
ながら、第６図に示すように、第１のＮｉめつき層１４
ａ、１４ｂを形成した後に、上記実施例と同様に熱処理
を施し、しかる後、直接Ｓｎめっき層１６ａ、１６ｂを
付与してもよい、すなわち、本発明は、Ｎｉめつき層を
形成した後に加熱し、それによってめっき層中の錯イオ
ンをほぼ完全に除去することにより、Ｎｉめっき層とそ
の上に形成されるめっき層との接合力を低下させ、応力
吸収機能を持たせたことに特徴を有するため、Ｎｔめつ
き層を加熱した後に、Ｓｎめっき層を直接形成しても同
様の効果が得られる。In the embodiment shown in FIG. 1, after forming the first Ni plating layers 14a and 14b on the external electrodes 13a and 13b, the Sn plating layer is formed with the second ON+ plating layers 15a and 15b interposed therebetween. 16a and 16b were formed. However, as shown in FIG.
After forming Ni plating layers 16a and 14b, heat treatment may be performed in the same manner as in the above embodiment, and then Sn plating layers 16a and 16b may be directly applied. By doing so, the complex ions in the plating layer are almost completely removed, thereby reducing the bonding force between the Ni plating layer and the plating layer formed on it, and providing stress absorption function. Therefore, the same effect can be obtained even if the Sn plating layer is directly formed after heating the Nt plating layer.
また、上記実施例では、積層コンデンサの外部電極上に
形成されるめっき層に適用した実施例を示したが、本発
明は、積層コンデンサ以外の他のセラミック電子部品及
びその製造方法にも同様に適用することができる。In addition, although the above embodiments are applied to a plating layer formed on the external electrode of a multilayer capacitor, the present invention can be similarly applied to other ceramic electronic components other than multilayer capacitors and methods for manufacturing the same. Can be applied.
以上のように、本発明によれば、外部電極上に形成され
るめっき層が、熱処理されたＮｉめっき層と、該ＮＩめ
っき層上に直接あるいは他のめっき層を介して形成され
たＳｎめっき層とを存するため、プリント回路基板上に
はんだにより接合された状態でプリント回路基板がたわ
んだとしても、該たわみに基づく応力がＮｉめっき膜と
その上に形成されるめっき膜との間で効果的に吸収され
る。As described above, according to the present invention, the plating layer formed on the external electrode includes a heat-treated Ni plating layer and a Sn plating layer formed directly on the Ni plating layer or via another plating layer. layer, so even if the printed circuit board bends while it is bonded to the printed circuit board by soldering, the stress caused by the bending will not be effective between the Ni plating film and the plating film formed thereon. be absorbed.
従って、プリント回路基板等のたわみに基づくセラミッ
ク電子部品素体のクラックや割れを効果的に防止するこ
とが可能となる。Therefore, it is possible to effectively prevent cracks and cracks in the ceramic electronic component body due to deflection of the printed circuit board or the like.
また、プリント回路基板等のたわみに基づく応力だけで
なく、実装時のはんだ付けに際しかなりの熱が加えられ
たとしても、その熱に基づく歪みもＮｉめっき層とその
上に形成される他のめっき層との間で効果的に吸収され
るため、セラミック電子部品の耐熱性も高められる。In addition to the stress caused by the deflection of the printed circuit board, etc., even if a considerable amount of heat is applied during soldering during mounting, the distortion caused by that heat will also affect the Ni plating layer and other plating formed on it. The heat resistance of the ceramic electronic component is also increased because it is effectively absorbed between the layers.
第１図は本発明の一実施例にかかる積層コンデンサをプ
リント回路基板上に実装した状態を示す断面図、第２図
は従来の積層コンデンサをプリント回路基板上に積層し
た状態を示す断面図、第３図はプリント回路基板にたわ
みが生じた場合の実施例の積層コンデンサの状態を示す
部分拡大断面図、第４図はたわみ強度を試験する装置を
説明するための模式的側面図、第５図（ａ）及び（ｂ）
は、それぞれ、実施例及び従来例の積層コンデンサのた
わみ強度試験結果を示す各図、第６図は本発明の他の実
施例にかかる積層コンデンサを示す断面図である。
図において、６はプリント回路基板、７ａ、７ｂははん
だ、１１はセラミック電子部品としての積層コンデンサ
、１２は電子部品素体、１３ａ。
１３ｂは外部電極、１４ａ、１４ｂは第１のＮｉめっき
層、１５ａ、１５ｂは第２のＮｉめっき層、１６ａ、１
６ｂはＳｎめっき層を示す。FIG. 1 is a sectional view showing a multilayer capacitor according to an embodiment of the present invention mounted on a printed circuit board, FIG. 2 is a sectional view showing a conventional multilayer capacitor stacked on a printed circuit board, FIG. 3 is a partially enlarged sectional view showing the state of the multilayer capacitor of the example when the printed circuit board is deflected, FIG. 4 is a schematic side view for explaining the apparatus for testing the deflection strength, and FIG. Figures (a) and (b)
FIG. 6 is a cross-sectional view showing a multilayer capacitor according to another embodiment of the present invention. In the figure, 6 is a printed circuit board, 7a and 7b are solders, 11 is a multilayer capacitor as a ceramic electronic component, 12 is an electronic component body, and 13a. 13b is an external electrode, 14a and 14b are first Ni plating layers, 15a and 15b are second Ni plating layers, 16a and 1
6b indicates a Sn plating layer.
Claims (2)
部品素体の外表面に形成された外部電極と、 前記外部電極上に形成されためっき層とを備えるセラミ
ック電子部品において、 前記めっき層が、めっき後に熱処理されたＮｉめっき層
と、前記Ｎｉめっき層上に直接または他のめっき層を間
に介して形成されたＳｎめっき層とを有することを特徴
とするセラミック電子部品。(1) A ceramic electronic component comprising an electronic component body made of ceramic, an external electrode formed on an outer surface of the electronic component body, and a plating layer formed on the external electrode, wherein the plating layer is A ceramic electronic component comprising: a Ni plating layer that is heat-treated after plating; and a Sn plating layer formed directly on the Ni plating layer or with another plating layer interposed therebetween.
なる電子部品素体を用意する工程と、前記外部電極上に
Ｎｉをめっきする工程と、前記Ｎｉめっき層を加熱する
工程と、 加熱後に、Ｎｉめっき層上に直接、または他のめっき層
を間に介してＳｎめっき層を形成する工程とを備えるこ
とを特徴とするセラミック電子部品の製造方法。(2) a step of preparing an electronic component body made of ceramics with an external electrode formed on its outer surface; a step of plating Ni on the external electrode; a step of heating the Ni plating layer; and after heating, A method for manufacturing a ceramic electronic component, comprising the step of forming a Sn plating layer directly on the Ni plating layer or with another plating layer interposed therebetween.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128460A JPH0422115A (en) | 1990-05-17 | 1990-05-17 | Ceramic electronic parts and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2128460A JPH0422115A (en) | 1990-05-17 | 1990-05-17 | Ceramic electronic parts and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0422115A true JPH0422115A (en) | 1992-01-27 |
Family
ID=14985263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2128460A Pending JPH0422115A (en) | 1990-05-17 | 1990-05-17 | Ceramic electronic parts and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0422115A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016066783A (en) * | 2014-09-19 | 2016-04-28 | 株式会社村田製作所 | Multilayer ceramic capacitor and method of manufacturing the same |
| JPWO2014115358A1 (en) * | 2013-01-25 | 2017-01-26 | 株式会社村田製作所 | Module and manufacturing method thereof |
| JP2021019008A (en) * | 2019-07-17 | 2021-02-15 | 株式会社村田製作所 | Electronic component |
| JP2021068851A (en) * | 2019-10-25 | 2021-04-30 | 株式会社村田製作所 | Ceramic electronic component and manufacturing method of the same |
| JP2021182585A (en) * | 2020-05-19 | 2021-11-25 | 太陽誘電株式会社 | Manufacturing method of laminated ceramic electronic component, laminated ceramic electronic component, and circuit board |
-
1990
- 1990-05-17 JP JP2128460A patent/JPH0422115A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPWO2014115358A1 (en) * | 2013-01-25 | 2017-01-26 | 株式会社村田製作所 | Module and manufacturing method thereof |
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