JPH0421895B2 - - Google Patents
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- JPH0421895B2 JPH0421895B2 JP59228526A JP22852684A JPH0421895B2 JP H0421895 B2 JPH0421895 B2 JP H0421895B2 JP 59228526 A JP59228526 A JP 59228526A JP 22852684 A JP22852684 A JP 22852684A JP H0421895 B2 JPH0421895 B2 JP H0421895B2
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- 238000000034 method Methods 0.000 claims description 8
- 238000012545 processing Methods 0.000 claims description 7
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- 230000007704 transition Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
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- 238000007796 conventional method Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、入出力プロセツサにおいてデータ
処理中にエラーが検出された場合のエラートレー
ス方式に関する。
処理中にエラーが検出された場合のエラートレー
ス方式に関する。
［発明の技術的背景］
第２図に示すように、CPU１１、主メモリ１
２、および入出力プロセツサ１３，１３…が
DMAバス１４により相互接続されている計算機
システムでは、入出力プロセツサ１３においてデ
ータ処理中にエラーが検出された場合のエラート
レースは、一般に次のように行なわれる。まず、
入出力プロセツサ１３は、主メモリ１２上のステ
ータス格納エリアにエラー情報（メモリ読出しエ
ラー／DMAバス転送パリテイエラー）を格納
し、CPU１１に割込みをかける。これにより
CPU１１は、入出力プロセツサ１３からの割込
みを受けた時刻を示す時刻情報、および上記ステ
ータス格納エリア内のエラー情報からなるエラー
トレース情報を、主メモリ１２上のトレースエリ
アに格納する。そして、CPU１１は、主メモリ
１２のトレースエリアに格納したトレース情報に
基づいて故障解析を行なう。
２、および入出力プロセツサ１３，１３…が
DMAバス１４により相互接続されている計算機
システムでは、入出力プロセツサ１３においてデ
ータ処理中にエラーが検出された場合のエラート
レースは、一般に次のように行なわれる。まず、
入出力プロセツサ１３は、主メモリ１２上のステ
ータス格納エリアにエラー情報（メモリ読出しエ
ラー／DMAバス転送パリテイエラー）を格納
し、CPU１１に割込みをかける。これにより
CPU１１は、入出力プロセツサ１３からの割込
みを受けた時刻を示す時刻情報、および上記ステ
ータス格納エリア内のエラー情報からなるエラー
トレース情報を、主メモリ１２上のトレースエリ
アに格納する。そして、CPU１１は、主メモリ
１２のトレースエリアに格納したトレース情報に
基づいて故障解析を行なう。
［背景技術の問題点］
上記した時刻情報は、一般に50msのシステム
タイマ１５からのタイマ割込みをカウントするこ
とにより得られる。したがつてシステムタイマ１
５で指定可能な時刻は50msの整数倍となる。こ
のため、同じ50ms内に２台の入出力プロセツサ
１３，１３が故障した場合には、エラー発生時刻
は同じになる。このような場合、入出力プロセツ
サ１３，１３の故障箇所が互いに無関係であれば
問題はないが、例えばDMAバスインタフエース
素子の故障により２次障害を起こす場合には、い
ずれが１次要因であるか判断ができない欠点があ
つた。また、入出力プロセツサ１３によるメモリ
ライト機能が正常でない場合には、エラートレー
ス情報の収集が不可能となる欠点もあつた。
タイマ１５からのタイマ割込みをカウントするこ
とにより得られる。したがつてシステムタイマ１
５で指定可能な時刻は50msの整数倍となる。こ
のため、同じ50ms内に２台の入出力プロセツサ
１３，１３が故障した場合には、エラー発生時刻
は同じになる。このような場合、入出力プロセツ
サ１３，１３の故障箇所が互いに無関係であれば
問題はないが、例えばDMAバスインタフエース
素子の故障により２次障害を起こす場合には、い
ずれが１次要因であるか判断ができない欠点があ
つた。また、入出力プロセツサ１３によるメモリ
ライト機能が正常でない場合には、エラートレー
ス情報の収集が不可能となる欠点もあつた。
［発明の目的］
この発明は上記事情に鑑みてなされたものでそ
の目的は、システムタイマより精度の高い共通タ
イマをメモリ制御部に設け、上記共通タイマから
エラートレース情報の構成要素である時刻情報
（タイマ値）を得ることにより、エラー発生時刻
を精度よく知ることができ、もつて故障解析精度
の向上が図れるエラートレース方式を提供するこ
とにある。
の目的は、システムタイマより精度の高い共通タ
イマをメモリ制御部に設け、上記共通タイマから
エラートレース情報の構成要素である時刻情報
（タイマ値）を得ることにより、エラー発生時刻
を精度よく知ることができ、もつて故障解析精度
の向上が図れるエラートレース方式を提供するこ
とにある。
この発明の他の目的は、共通タイマから時刻情
報（タイマ値）を得ることができない場合でも、
エラー発生時刻のトレースが行なえるエラートレ
ース方式を提供することにある。
報（タイマ値）を得ることができない場合でも、
エラー発生時刻のトレースが行なえるエラートレ
ース方式を提供することにある。
この発明の更に他の目的は、主メモリへのエラ
ートレースが不可能な場合でも、エラー解析が可
能なエラートレース方式を提供することにある。
ートレースが不可能な場合でも、エラー解析が可
能なエラートレース方式を提供することにある。
［発明の概要］
この発明では、CPU、主メモリ、および入出
力プロセツサがDMAバスにより相互接続されて
いる計算機システムにおいて、上記主メモリのメ
モリ制御部に、システムタイマより周波数の高い
共通タイマが設けられる。この共通タイマの示す
タイマ値は、入出力プロセツサにおいてデータ処
理中にエラーが検出された場合に、DMAバス経
由で入出力プロセツサに読出され、同タイマ値と
エラー情報からなるエラートレース情報が生成さ
れる。このようにして生成されたエラートレース
情報は、DMAバス経由で主メモリにトレースさ
れる。
力プロセツサがDMAバスにより相互接続されて
いる計算機システムにおいて、上記主メモリのメ
モリ制御部に、システムタイマより周波数の高い
共通タイマが設けられる。この共通タイマの示す
タイマ値は、入出力プロセツサにおいてデータ処
理中にエラーが検出された場合に、DMAバス経
由で入出力プロセツサに読出され、同タイマ値と
エラー情報からなるエラートレース情報が生成さ
れる。このようにして生成されたエラートレース
情報は、DMAバス経由で主メモリにトレースさ
れる。
［発明の実施例］
第１図はこの発明の一実施例に係る計算機シス
テムを示す。同図において、２０はCPU、３０
は主メモリ、４０は主メモリ３０のメモリ制御部
である。メモリ制御部４０において、４１はシス
テム時刻（50msの整数倍）より精度の高い共通
タイマ、４２は主メモリ３０と後述するDMAバ
ス８０との間のデータ授受に供されるデータレジ
スタである。共通タイマ４１は、数10msの周期
で発振する発振器４３と、発振器４３からの出力
信号に同期してカウント動作を行なうカウンタ４
４とからなる。カウンタ４４は、システム電源の
投入に応じて低レベルに遷移するパワーオン信号
４５により、カウント可能状態となる。
テムを示す。同図において、２０はCPU、３０
は主メモリ、４０は主メモリ３０のメモリ制御部
である。メモリ制御部４０において、４１はシス
テム時刻（50msの整数倍）より精度の高い共通
タイマ、４２は主メモリ３０と後述するDMAバ
ス８０との間のデータ授受に供されるデータレジ
スタである。共通タイマ４１は、数10msの周期
で発振する発振器４３と、発振器４３からの出力
信号に同期してカウント動作を行なうカウンタ４
４とからなる。カウンタ４４は、システム電源の
投入に応じて低レベルに遷移するパワーオン信号
４５により、カウント可能状態となる。
５０，５０…は入出力プロセツサである。入出
力プロセツサ５０は、同プロセツサ５０の中心を
成すマイクロプロセツサ５１、マイクロプロセツ
サ５１に対するタイマ割込みを発生するタイマ５
２、内部メモリとしてのRAM５３、および
DMAバス８０とのデータ授受に供されるデータ
レジスタ５４を含んでいる。RAM５３には、タ
イマ５２によつて決定されるタイマ値を格納する
タイマ値格納エリア５５、およびエラートレース
情報を格納するトレースエリア５６とが用意され
る。６０はシステムの保守を司る保守プロセツ
サ、７０はCPU２０および入出力プロセツサ５
０，５０…を保守プロセツサ６０に接続するシリ
アルバス、８０はDMAバスである。CPU２０、
メモリ制御部４０、入出力プロセツサ５０，５０
…、および保守プロセツサ６０は、DMAバス８
０により相互接続される。
力プロセツサ５０は、同プロセツサ５０の中心を
成すマイクロプロセツサ５１、マイクロプロセツ
サ５１に対するタイマ割込みを発生するタイマ５
２、内部メモリとしてのRAM５３、および
DMAバス８０とのデータ授受に供されるデータ
レジスタ５４を含んでいる。RAM５３には、タ
イマ５２によつて決定されるタイマ値を格納する
タイマ値格納エリア５５、およびエラートレース
情報を格納するトレースエリア５６とが用意され
る。６０はシステムの保守を司る保守プロセツ
サ、７０はCPU２０および入出力プロセツサ５
０，５０…を保守プロセツサ６０に接続するシリ
アルバス、８０はDMAバスである。CPU２０、
メモリ制御部４０、入出力プロセツサ５０，５０
…、および保守プロセツサ６０は、DMAバス８
０により相互接続される。
次に、この発明の一実施例の動作を説明する。
システム電源が投入されると、パワーオン信号４
５が低レベルに遷移する。これにより、メモリ制
御部４０に設けられた共通タイマ４１内のカウン
タ４４はカウント可能状態となる。また、発振器
４３が動作を開始する。しかして、発振器４３か
らの出力信号がカウンタ４４に供給されると、カ
ウンタ４４は発振器４３からの出力信号の例えば
低レベルから高レベルへの状態遷移に応じてカウ
ントアツプ動作を行なう。即ち、カウンタ４４
は、システム電源が投入されると発振器４３の発
振周期に同期してカウント動作を行なう。このカ
ウンタ４４の内容、即ち、共通タイマ４１のタイ
マ値は、システム起動後の時刻を示す。一方、入
出力プロセツサ５０において、タイマ５２からマ
イクロプロセツサ５１に対してタイマ割込みが発
生する毎に、マイクロプロセツサ５１はその割込
みを受付け、RAM５３内のタイマ値格納エリア
５５の内容（即ちタイマ値）を＋１する。したが
つて、タイマ値格納エリア５５には、常に最新の
タイマ値（時刻情報）が格納される。また、マイ
クロプロセツサ５１は、一定時間（例えば30分）
毎に、メモリ制御部４０にタイマ読出し指令を発
し、同制御部４０内のカウンタ４４の内容、即ち
共通タイマ４１のタイマ値を、DMAバス８０経
由でデータレジスタ５４に読込む。そして、マイ
クロプロセツサ５１は、データレジスタ５４の内
容、即ち共通タイマ４１からのタイマ値により、
RAM５３内のタイマ値格納エリア５５に格納さ
れているタイマ値を補正する。したがつて、タイ
マ値格納エリア５５には、共通タイマ４１の示す
タイマ値に略一致するタイマ値が常時格納され
る。
システム電源が投入されると、パワーオン信号４
５が低レベルに遷移する。これにより、メモリ制
御部４０に設けられた共通タイマ４１内のカウン
タ４４はカウント可能状態となる。また、発振器
４３が動作を開始する。しかして、発振器４３か
らの出力信号がカウンタ４４に供給されると、カ
ウンタ４４は発振器４３からの出力信号の例えば
低レベルから高レベルへの状態遷移に応じてカウ
ントアツプ動作を行なう。即ち、カウンタ４４
は、システム電源が投入されると発振器４３の発
振周期に同期してカウント動作を行なう。このカ
ウンタ４４の内容、即ち、共通タイマ４１のタイ
マ値は、システム起動後の時刻を示す。一方、入
出力プロセツサ５０において、タイマ５２からマ
イクロプロセツサ５１に対してタイマ割込みが発
生する毎に、マイクロプロセツサ５１はその割込
みを受付け、RAM５３内のタイマ値格納エリア
５５の内容（即ちタイマ値）を＋１する。したが
つて、タイマ値格納エリア５５には、常に最新の
タイマ値（時刻情報）が格納される。また、マイ
クロプロセツサ５１は、一定時間（例えば30分）
毎に、メモリ制御部４０にタイマ読出し指令を発
し、同制御部４０内のカウンタ４４の内容、即ち
共通タイマ４１のタイマ値を、DMAバス８０経
由でデータレジスタ５４に読込む。そして、マイ
クロプロセツサ５１は、データレジスタ５４の内
容、即ち共通タイマ４１からのタイマ値により、
RAM５３内のタイマ値格納エリア５５に格納さ
れているタイマ値を補正する。したがつて、タイ
マ値格納エリア５５には、共通タイマ４１の示す
タイマ値に略一致するタイマ値が常時格納され
る。
さて、入出力プロセツサ５０がデータ処理中に
エラーを検出したものとする。この場合、入出力
プロセツサ５０のマイクロプロセツサ５１は、メ
モリ制御部４０に対してタイマ読出し指令を発
し、共通タイマ４１のタイマ値をDMAバス８０
経由でデータレジスタ５４に読込む。次に、マイ
クロプロセツサ５１は、データレジスタ５４内の
データ、即ち共通タイマ４１からのタイマ値（エ
ラー発生時刻情報）と、エラー情報とからなるエ
ラートレース情報を、RAM５３内のトレースエ
リア５６に格納する。このようにしてトレースエ
リア５６に格納されたエラートレース情報は、
CPU２０からの指令により、DMAバス８０、メ
モリ制御部４０経由で主メモリ３０に転送され、
そのトレースエリアに格納される。そしてCPU
２０は、主メモリ３０にトレースされたエラート
レース情報に基づいて、故障解析を行なう。上記
エラートレース情報中のタイマ値、即ちエラー発
生時刻を示す時刻情報は、システムタイマの周期
（50ms）より極めて短い周期（数10ms）の信号
をカウントすることにより生成されるため、シス
テム時刻より著しく精度が高い。したがつて、従
来の方式に比べて、詳細な時系列解析が行なえ
る。
エラーを検出したものとする。この場合、入出力
プロセツサ５０のマイクロプロセツサ５１は、メ
モリ制御部４０に対してタイマ読出し指令を発
し、共通タイマ４１のタイマ値をDMAバス８０
経由でデータレジスタ５４に読込む。次に、マイ
クロプロセツサ５１は、データレジスタ５４内の
データ、即ち共通タイマ４１からのタイマ値（エ
ラー発生時刻情報）と、エラー情報とからなるエ
ラートレース情報を、RAM５３内のトレースエ
リア５６に格納する。このようにしてトレースエ
リア５６に格納されたエラートレース情報は、
CPU２０からの指令により、DMAバス８０、メ
モリ制御部４０経由で主メモリ３０に転送され、
そのトレースエリアに格納される。そしてCPU
２０は、主メモリ３０にトレースされたエラート
レース情報に基づいて、故障解析を行なう。上記
エラートレース情報中のタイマ値、即ちエラー発
生時刻を示す時刻情報は、システムタイマの周期
（50ms）より極めて短い周期（数10ms）の信号
をカウントすることにより生成されるため、シス
テム時刻より著しく精度が高い。したがつて、従
来の方式に比べて、詳細な時系列解析が行なえ
る。
次に、入出力プロセツサ５０内のDMAバスイ
ンタフエース機能などに障害があり、入出力プロ
セツサ５０内のエラートレース情報を主メモリ３
０に転送することが不可能な場合について説明す
る。この場合には、CPU２０からの指令が実行
されないことになり、CPU２０においてエラー
が発生する。この場合、CPU２０は保守プロセ
ツサ６０を起動する。これにより、保守プロセツ
サ６０は入出力プロセツサ５０に対してエラート
レース情報転送指令を発する。入出力プロセツサ
５０内のマイクロプロセツサ５１は、保守プロセ
ツサ６０からの指令に応じ、（RAM５３内の）
トレースエリア５６に格納されているエラートレ
ース情報を、シリアルバス７０経由で保守プロセ
ツサ６０にシリアル転送する。即ち、この実施例
では、エラートレース情報を主メモリ３０に転送
できない場合、同情報が保守プロセツサ６０に転
送される。このため、主メモリ３０にトレースで
きなくてもトレース情報が消滅することがなく、
故障解析が可能となる。なお、保守プロセツサ６
０の起動を、CPU２０における上記したエラー
検出に伴うランプ表示などに従い、手動で行なう
ようにしてもよい。また、保守プロセツサ６０
が、入出力プロセツサ５０，５０…およびCPU
２０のエラートレース情報を、定期的に収集する
ように構成されていてもよい。
ンタフエース機能などに障害があり、入出力プロ
セツサ５０内のエラートレース情報を主メモリ３
０に転送することが不可能な場合について説明す
る。この場合には、CPU２０からの指令が実行
されないことになり、CPU２０においてエラー
が発生する。この場合、CPU２０は保守プロセ
ツサ６０を起動する。これにより、保守プロセツ
サ６０は入出力プロセツサ５０に対してエラート
レース情報転送指令を発する。入出力プロセツサ
５０内のマイクロプロセツサ５１は、保守プロセ
ツサ６０からの指令に応じ、（RAM５３内の）
トレースエリア５６に格納されているエラートレ
ース情報を、シリアルバス７０経由で保守プロセ
ツサ６０にシリアル転送する。即ち、この実施例
では、エラートレース情報を主メモリ３０に転送
できない場合、同情報が保守プロセツサ６０に転
送される。このため、主メモリ３０にトレースで
きなくてもトレース情報が消滅することがなく、
故障解析が可能となる。なお、保守プロセツサ６
０の起動を、CPU２０における上記したエラー
検出に伴うランプ表示などに従い、手動で行なう
ようにしてもよい。また、保守プロセツサ６０
が、入出力プロセツサ５０，５０…およびCPU
２０のエラートレース情報を、定期的に収集する
ように構成されていてもよい。
次に、共通タイマ４１のタイマ値の読出しがで
きない場合の動作を説明する。入出力プロセツサ
５０におけるエラー検出時に、共通タイマ４１か
らのタイマ値の読出しができない場合、マイクロ
プロセツサ５１はRAM５３内のタイマ値格納エ
リア５５に格納されている最新のタイマ値を、共
通タイマ４１からのタイマ値に代えて使用する。
即ち、マイクロプロセツサ５１は、タイマ値格納
エリア５５からのタイマ値と、エラー情報とから
なるエラートレース情報を生成し、RAM５３内
のトレースエリア５６に格納する。以後の動作
は、前記した共通タイマ４１からのタイマ値を用
いた場合と同様である。タイマ値格納エリア５５
に格納されているタイマ値は、前記したように共
通タイマ４１の示すタイマ値に略一致している。
したがつて、エラー検出時に共通タイマ４１から
のタイマ値の読出しができない場合でも、精度の
高い故障解析が可能となる。
きない場合の動作を説明する。入出力プロセツサ
５０におけるエラー検出時に、共通タイマ４１か
らのタイマ値の読出しができない場合、マイクロ
プロセツサ５１はRAM５３内のタイマ値格納エ
リア５５に格納されている最新のタイマ値を、共
通タイマ４１からのタイマ値に代えて使用する。
即ち、マイクロプロセツサ５１は、タイマ値格納
エリア５５からのタイマ値と、エラー情報とから
なるエラートレース情報を生成し、RAM５３内
のトレースエリア５６に格納する。以後の動作
は、前記した共通タイマ４１からのタイマ値を用
いた場合と同様である。タイマ値格納エリア５５
に格納されているタイマ値は、前記したように共
通タイマ４１の示すタイマ値に略一致している。
したがつて、エラー検出時に共通タイマ４１から
のタイマ値の読出しができない場合でも、精度の
高い故障解析が可能となる。
［発明の効果］
以上詳述したようにこの発明によれば、メモリ
制御部に設けられた共通タイマ４１により、エラ
ー発生時刻を精度よく知ることができるので、故
障解析精度が向上する。また、この発明によれ
ば、共通タイマから時刻情報を得ることができな
い場合でも、エラー発生時刻のトレースが行なえ
る。更に、この発明によれば、主メモリへのエラ
ートレースが不可能な場合でも、エラートレース
情報が消滅しないので、故障解析が行なえる。
制御部に設けられた共通タイマ４１により、エラ
ー発生時刻を精度よく知ることができるので、故
障解析精度が向上する。また、この発明によれ
ば、共通タイマから時刻情報を得ることができな
い場合でも、エラー発生時刻のトレースが行なえ
る。更に、この発明によれば、主メモリへのエラ
ートレースが不可能な場合でも、エラートレース
情報が消滅しないので、故障解析が行なえる。
第１図はこの発明の一実施例に係る計算機シス
テムのブロツク構成図、第２図は従来例を示す図
である。 ２０……CPU、３０……主メモリ、４０……
メモリ制御部、４１……共通タイマ、５０……入
出力プロセツサ、５１……マイクロプロセツサ、
５２……タイマ、５５……タイマ値格納エリア、
６０……保守プロセツサ、７０……シリアルバ
ス、８０……DMAバス。
テムのブロツク構成図、第２図は従来例を示す図
である。 ２０……CPU、３０……主メモリ、４０……
メモリ制御部、４１……共通タイマ、５０……入
出力プロセツサ、５１……マイクロプロセツサ、
５２……タイマ、５５……タイマ値格納エリア、
６０……保守プロセツサ、７０……シリアルバ
ス、８０……DMAバス。
Claims (1)
- 【特許請求の範囲】 １ CPU、主メモリ、および入出力プロセツサ
がDMAバスにより相互接続されている計算機シ
ステムにおいて、上記主メモリのメモリ制御部に
設けられ、システムタイマより周波数の高い共通
タイマと、上記入出力プロセツサにおいてデータ
処理中にエラーが検出された場合、上記メモリ制
御部内の上記共通タイマの示すタイマ値を上記
DMAバス経由で読出し、同タイマ値とエラー情
報からなるエラートレース情報を生成するエラー
トレース情報生成手段と、上記エラートレース情
報生成手段により生成されたエラートレース情報
を上記DMAバス経由で上記主メモリにトレース
する手段とを具備することを特徴とするエラート
レース方式。 ２ CPU、主メモリ、および入出力プロセツサ
がDMAバスにより相互接続されている計算機シ
ステムにおいて、上記主メモリのメモリ制御部に
設けられ、システムタイマより周波数の高い共通
タイマと、上記入出力プロセツサにおいてデータ
処理中にエラーが検出された場合、上記メモリ制
御部内の上記共通タイマの示す第１タイマ値を上
記DMAバス経由で読出して同第１タイマ値とエ
ラー情報からなるエラートレース情報を生成し、
同第１タイマ値の読出しが不可能であれば上記入
出力プロセツサにより管理されている第２タイマ
値とエラー情報からなるエラートレース情報を生
成するエラートレース情報生成手段と、上記エラ
ートレース情報生成手段により生成されたエラー
トレース情報を上記DMAバス経由で上記主メモ
リにトレースする手段とを具備することを特徴と
するエラートレース方式。 ３ 上記入出力プロセツサは、上記第２タイマ値
を、上記メモリ制御部内の上記共通タイマの示す
第１タイマ値に応じて一定時間毎に補正すること
を特徴とする特許請求の範囲第２項記載のエラー
トレース方式。 ４ CPU、主メモリ、保守プロセツサ、および
入出力プロセツサがDMAバスにより相互接続さ
れ、上記CPU、保守プロセツサ、および入出力
プロセツサがシリアルバスにより相互接続されて
いる計算機システムにおいて、上記主メモリのメ
モリ制御部に設けられ、システムタイマより周波
数の高い共通タイマと、上記入出力プロセツサに
おいてデータ処理中にエラーが検出された場合、
上記メモリ制御部内の上記共通タイマの示す第１
タイマ値を上記DMAバス経由で読出して同第１
タイマ値とエラー情報からなるエラートレース情
報を生成し、同第１タイマ値の読出しが不可能で
あれば上記入出力プロセツサにより管理されてい
る第２タイマ値とエラー情報からなるエラートレ
ース情報を生成するエラートレース情報生成手段
と、上記エラートレース情報生成手段により生成
されたエラートレース情報を上記DMAバス経由
で上記主メモリにトレースする手段と、この手段
による上記DMAバス経由でのトレースが不可能
な場合、上記エラートレース情報生成手段により
生成されたエラートレース情報を上記シリアルバ
ス経由で上記保守プロセツサに転送する手段とを
具備することを特徴とするエラートレース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228526A JPS61107444A (ja) | 1984-10-30 | 1984-10-30 | エラ−トレ−ス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59228526A JPS61107444A (ja) | 1984-10-30 | 1984-10-30 | エラ−トレ−ス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61107444A JPS61107444A (ja) | 1986-05-26 |
| JPH0421895B2 true JPH0421895B2 (ja) | 1992-04-14 |
Family
ID=16877793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59228526A Granted JPS61107444A (ja) | 1984-10-30 | 1984-10-30 | エラ−トレ−ス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107444A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632263U (ja) * | 1986-06-17 | 1988-01-08 |
-
1984
- 1984-10-30 JP JP59228526A patent/JPS61107444A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61107444A (ja) | 1986-05-26 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |