JPH0421366A - 置換可能な線ユニットを用いた電力変換機 - Google Patents
置換可能な線ユニットを用いた電力変換機Info
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- JPH0421366A JPH0421366A JP2411842A JP41184290A JPH0421366A JP H0421366 A JPH0421366 A JP H0421366A JP 2411842 A JP2411842 A JP 2411842A JP 41184290 A JP41184290 A JP 41184290A JP H0421366 A JPH0421366 A JP H0421366A
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/483—Converters with outputs that each can have more than two voltages levels
- H02M7/49—Combination of the output voltage waveforms of a plurality of converters
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明は、概して電力変換機に関し、より特定的には、
置換可能な線ユニットを用いたモジュール構成の電力変
換機に関するものである。 ［０００２］
置換可能な線ユニットを用いたモジュール構成の電力変
換機に関するものである。 ［０００２］
航空機のジェット・エンジンのような原動機によって生
成された可変速度原動力を１つまたは２つ以上のＡＣ（
交流）負荷のための定周波数交流電力に変換することが
しばしば必要である。かかる変換は、可変速度・定周波
数（ＶＳＣＦ）電力発生装置によって行われ得、該可変
速度・定周波数電力発生装置は、原動機に結合されるブ
ラシなし同期発電機と、該発電機によって生成される可
変周波数電力を定周波数電力に変換する発電機出力巻線
に結合される電力変換機とを含んでいる。 ［０００３］ 電力変換機は、代表的には、直流（ＤＣ）リンク上に直
流（ＤＣ）電力を生成するために、発電機によって生成
される可変周波数電力を整流する整流器と、直流電力を
一定周波数の交流（ＡＣ）電力に変換するインバータと
を含んでいる。 インバータは、一連の副インバータもしくはサブインバ
ータが、段付交流波形を生じる加算変圧器に結合された
、段付波形型のものであって良い。かかるインバータは
、各出力サイクルで生成されるステップもしくは段の数
に依存する調波成分を有する交流（ＡＣ）出力を生成す
る。代表的には、インバータは、２４段（２４ステツプ
）または３６段（３６ステツプ）の波形をそれぞれ生成
するように加算される出力を有する４個または６個の６
段（６ステツプ）インバータを含んでいる。各６段（６
ステツプ）の副インバータは、６個または６の倍数側の
電力スイッチを含んでおり、従って、インバータ出力電
力を生成するためには比較的大きい数の電力スイッチが
用いられるということが分かる。副インバータにおける
かかる電力スイッチまたは他の要素はしばしば故障して
、出力に高調波成分の不所望の増加をもたらし、全イン
バータを動作不能にさえする。このような場合故障した
スイッチもしくは要素を見付けるまでそれぞれを検査す
ることにより該故障したスイッチを識別し、取り替える
ことが必要である。これは時間のかかるプロセスであり
、インバータに対して莫大なダウンタイムをもたらす。 ［０００４］
成された可変速度原動力を１つまたは２つ以上のＡＣ（
交流）負荷のための定周波数交流電力に変換することが
しばしば必要である。かかる変換は、可変速度・定周波
数（ＶＳＣＦ）電力発生装置によって行われ得、該可変
速度・定周波数電力発生装置は、原動機に結合されるブ
ラシなし同期発電機と、該発電機によって生成される可
変周波数電力を定周波数電力に変換する発電機出力巻線
に結合される電力変換機とを含んでいる。 ［０００３］ 電力変換機は、代表的には、直流（ＤＣ）リンク上に直
流（ＤＣ）電力を生成するために、発電機によって生成
される可変周波数電力を整流する整流器と、直流電力を
一定周波数の交流（ＡＣ）電力に変換するインバータと
を含んでいる。 インバータは、一連の副インバータもしくはサブインバ
ータが、段付交流波形を生じる加算変圧器に結合された
、段付波形型のものであって良い。かかるインバータは
、各出力サイクルで生成されるステップもしくは段の数
に依存する調波成分を有する交流（ＡＣ）出力を生成す
る。代表的には、インバータは、２４段（２４ステツプ
）または３６段（３６ステツプ）の波形をそれぞれ生成
するように加算される出力を有する４個または６個の６
段（６ステツプ）インバータを含んでいる。各６段（６
ステツプ）の副インバータは、６個または６の倍数側の
電力スイッチを含んでおり、従って、インバータ出力電
力を生成するためには比較的大きい数の電力スイッチが
用いられるということが分かる。副インバータにおける
かかる電力スイッチまたは他の要素はしばしば故障して
、出力に高調波成分の不所望の増加をもたらし、全イン
バータを動作不能にさえする。このような場合故障した
スイッチもしくは要素を見付けるまでそれぞれを検査す
ることにより該故障したスイッチを識別し、取り替える
ことが必要である。これは時間のかかるプロセスであり
、インバータに対して莫大なダウンタイムをもたらす。 ［０００４］
本発明によると、電力変換機は、交換できる相互置換可
能の線ユニッ） （ＬＲＵ’Ｓ）としてパッケージされ
る相互接続の複数個の副変換機を含んでいる。 ［０００５］ より特定的には、インバータは、 複数の副インバータであって、各々が、直流入力及び交
流出力間にブリッジ形態で接続される複数個の電力スイ
ッチを含んだ前記副インバータと、各副インバータと関
連し、該副インバータの交流出力に結合される一次巻線
及び終端端子を有した二次巻線を含んだ加算変圧器と、
同じく各副インバータに関連し、前記二次巻線の終端端
子で交流電力を生じるように前記複数個の電力スイッチ
を動作させる動作手段と、を含んでいる。 ［０００６］ 前記副インバータと関連の加算変圧器と動作手段とは、
前記副インバータの直流入力に結合される端子及び前記
二次巻線の終端端子を含んだ置換可能な線ユニットとし
てパッケージされる。ＬＲＵの二次巻線は直列接続され
、副インバータは段付波形が該直列接続された二次巻線
を横切って生じるように動作される。 ［０００７］ 置換可能な線ユニットの１つまたは２つ以上の要素の故
障の場合には、それに代わって異なった置換可能な線ユ
ニットが用いられ得、これにより欠陥のあるＬＲＵはオ
フラインで修理され得る。これにより、修理は容易にな
り、インバータのダウンタイムは最小にされる。 ［０００８］
能の線ユニッ） （ＬＲＵ’Ｓ）としてパッケージされ
る相互接続の複数個の副変換機を含んでいる。 ［０００５］ より特定的には、インバータは、 複数の副インバータであって、各々が、直流入力及び交
流出力間にブリッジ形態で接続される複数個の電力スイ
ッチを含んだ前記副インバータと、各副インバータと関
連し、該副インバータの交流出力に結合される一次巻線
及び終端端子を有した二次巻線を含んだ加算変圧器と、
同じく各副インバータに関連し、前記二次巻線の終端端
子で交流電力を生じるように前記複数個の電力スイッチ
を動作させる動作手段と、を含んでいる。 ［０００６］ 前記副インバータと関連の加算変圧器と動作手段とは、
前記副インバータの直流入力に結合される端子及び前記
二次巻線の終端端子を含んだ置換可能な線ユニットとし
てパッケージされる。ＬＲＵの二次巻線は直列接続され
、副インバータは段付波形が該直列接続された二次巻線
を横切って生じるように動作される。 ［０００７］ 置換可能な線ユニットの１つまたは２つ以上の要素の故
障の場合には、それに代わって異なった置換可能な線ユ
ニットが用いられ得、これにより欠陥のあるＬＲＵはオ
フラインで修理され得る。これにより、修理は容易にな
り、インバータのダウンタイムは最小にされる。 ［０００８］
図１を参照すると、可変速度・定周波数（ＶＳＣＦ）装
置１０は、航空機のジェット・エンジンのような原動機
１２によって生成された可変速度原動力を、１つまたは
２つ以上の負荷に供給され得る定周波数の交流電力に変
換する。ＶＳＣＦ装置１０は、原動機１２によって駆動
されるブラシなし同期発電機１４と、該発電機１４によ
って生成された可変周波数の交流電力を一定周波数の交
流電力に変換する電力変換機１６とを含んでいる。 ［０００９］ 図２を参照すると、電力変換機１６は、主制御ユニット
２２によって出力された制御信号を受信する相互接続さ
れた３つの置換可能な線ユニツ） （ＬＲＵ’ｓ） ２
０ａ−２０ｃを含んでいる。相出力電圧は、ＬＲＵ２０
ａに結合された出力線２４ａ −２４ｃ上に出力される
が、中性出力電圧は、ＬＲＵ２０ｃに結合された出力線
２４ｎ上に出力される。各ＬＲＵ２０ａ−２０ｃは同期
化入力及び出力、並びに主制御ユニット２２によって出
力されるクロック信号を受信するクロック入力を含む。 本発明の第１の実施例において、ＬＲＵ２０ａの同期化
入力は、主制御ユニット２２によって出力された同期化
信号を受信する。ＬＲＵ２０ａの同期化出力は、ＬＲＵ
２０ｂの同期化入力に結合され、ＬＲＵ ２０ ｂの同
期化出力は、ＬＲＵ２０ｃの同期化入力に結合される。 ［００１０］ 各ＬＲＵ２０ａ−２０ｃは、各ＬＲＵ２０ａ−２０ｃを
主制御ユニット２２に関係させる一連のピンをそれぞれ
有した接続器２６ａ−２６ｃによって主制御ユニット２
２に結合される。主制御ユニットは、アクセス指令信号
を含んだ２ビツト・コードを各ＬＲＵ２０ａ−２０ｃの
ために生じ、それら２ビツト・コードを、線２８ａ−２
８ｃ及び３０ａ−３０ｃを渡って出力する。以後詳細に
述べるように、これら信号は、定周波数の交流出力電力
を生成するよう残りのＬＲＵ’ｓの出力と加算される適
切な出力波形を各ＬＲＵに出力させる。 ［００１１］ 図３のＡ−Ｃは、各ＬＲＵ２０ａ−２０ｃ内に含まれる
要素を示す。ＬＲＵ２０ａのみが詳細に述べられ、ＬＲ
Ｕ ２０ ｂ及び２０ｃはそれと同一であるということ
が理解される。好ましくは、ＬＲＵ２０ａは、直流導体
４０ａ−４０ｂを含んでいる直流リンク上で、交流入力
を直流電力に変換するダイオードＤｉ−Ｄ６を含んでい
る全ブリッジ整流器を含む。平滑コンデンサＣ１は、リ
プルを減じるよう直流導体４０ａ、４０ｂを渡って結合
される。導体４０ａ及び４０ｂは、第１及び第２の副イ
ンバータ４２．４４に結合される。インバータ４２は、
関連のフライバック・ダイオードＤ７−Ｄ１２と一緒に
絶縁ゲート二極トランジスタ（ＩＧＢＴ’５）Ｑｌ−Ｑ
６の形態における電力スイッチを含んでいる。同様の形
態で、副インバータ４４は、関連のフライバック・ダイ
オードＤ１３−Ｄ１８と一緒にＩＧＢＴ ’ ｓの形態
における電力スイッチＱ７−Ｑ１２を含んでいる。所望
ならば、副インバータ４２．４４は、異なった電力スイ
ッチの型を用いて良いということが言及されるべきであ
る。 ［００１２］ 副インバータ４２の相出力４６ａ−４６ｃは、第１の加
算変圧器４９のそれぞれの一次巻線４８ａ−４８ｃの第
１の組に結合される。副インバータ４４の相出力５０ａ
−５０ｃは、第２の加算変圧器５４の３つの一次巻線５
２ａ−５２ｃのもう１つの組に結合される。−次巻線４
８ａ−４８ｃは、Ｙ字または星形構造で一緒に接続され
るが、−次巻線５２ａ−５２ｃはデルタ構造で一緒に接
続される。第１の加算変圧器４９は、第２の巻線の組５
６ａ−５６ｃを含んでおり、第２の加算変圧器５４は、
第２の巻線の組５８ａ−５８ｃを含んでいる。巻線５６
ａ及び５８ａは、巻線５６ｂと５８ｂ及び巻線５６ｃと
５８ｃと同様に直列に一緒に接続される。巻線５６ａ−
５６ｃは、端子６０ａ−６°Ｏｃにおいて相出力線２４
ａ−２４ｃに結合されるが、第２の巻線５８ａ−５８ｃ
は、それぞれ端子６２ａ−６２ｃに結合される。 ［００１３］ スイッチＱｌ−Ｑ１２は、同期化入力信号、クロック信
号及びアクセス指令信号に応答される局部制御ユニッ）
７０によって操作される。これら信号は、端子７ｚ、７
６及び７８ａ、７８ｂを介して局部制御ユニット７０に
結合される。さらに、同期化出力信号は、制御ユニット
７０によって端子７９に与えられる。 ［００１４］ 前記のことに加えて、端子８０ａ−８０ｃが、ダイオー
ドＤ １−Ｄ ６を含んでいる整流器の交流入力に結合
される。 ［００１５］ 副イシバータ４２．４４、加算変圧器４９．５４及び局
部制御ユニツ）７０は、ハウジング内または単一の回路
基板９０上のいずれかに１ユニットとしてパッケージさ
れる。端子６０ａ−６０ｃ、６２ａ−６２ｃ、７２．７
６．７８ａ、７８ｂ、７９及び８０ａ−８０ｃは、それ
らがハウジングの外からアクセス可能であるように、ま
たはそれらが回路基板上で容易にアクセス可能であるよ
うに置かれる。ハウジングまたは基板９０は、内部の要
素が故障した場合にはＬＲＵの置換もしくは取り替えを
容易にする。 ［００１６］ 上述されたように、ダイオードＤ１−Ｄ６を含んでいる
整流器ブリッジは、ＬＲＵ２０ａの部品であるのが好ま
しい。代替的には、この整流器ブリッジ及びＬＲＵ２０
ｂと２０ｃに対応する整流器ブリッジは、ＬＲＵの外側
の単一の整流器ブリッジによって置換され得、そしてＤ
Ｃ（直流）電力が各ハウジングまたは回路基板９０の外
側からアクセス可能に端子を通してＬＲＵ’ｓ ２０
ａ−２０ｃの副インバータに与えられ得る。 ［００１７］ 図４を参照すると、局部制御ユニット７０は３つの４ビ
ツトカウンタ１００．１０２及び１０４を含んでおり、
それらの各々は、主制御ユニット２２によって出力され
るクロック信号を受信するクロック人力ＣＬＫを含んで
いる。各カウンタ１００−１０４は、ワン・ショット１
０６によって生成されるパルスを受信するリセット入力
を含んでいる。好適な実施例において、ワン・ショツ）
１０６は同期化入力（ＳＹＮＣＩＮ）信号内の正に行く
エツジを受信すると、負に行くパルスを出力するけれど
も、代替的には、カウンタの異なった型が用ＸＪ）られ
たならば、該ワン・ショット１０６は、正に行くパルス
を生成しても良い。図３のＡのＬＲＵ ２０ ａの場合
、同期化入力信号は、主制御ユニット２２によって与え
られる。ＬＲＵ ２０ ｂ、２０ｃの場合、同期化入力
信号は、それぞれ先行するＬＲＵ２０ａ、２０ｂによっ
て与えられる。 ［００１８］ カウンタ１００．１０２（７）リプル・キャリイ（ｒｉ
ｐｐｌｅ ｃａｒｒｙ）出力１０７，１０８は、それぞ
れカウンタ１０２．１０４の可能化入力に結合される。 従って、カウンタ１００．１０２及び１０４は、１２ビ
ツトのカウンタを形成するように接続される。 ［００１９］ さらに、カウンタ１００−１０４は、メモリ１１０の低
位もしくは下位アドレス入力に結合されるカウンタ出力
を含んでいる。。カウンタ１００．１０２の４ビツト出
力のすべては、メモリ１１０の入力に結合され、カウン
タ１０４の２つの下位出力も同様である。メモリ１１０
は、ＥＰＲＯＭのようなどのような適切な型であっても
良い。２つの高位アドレス入力は、主制御ユニット２２
によって与えられるアクセス指令信号を受信する。 ［００２０］ 好適な実施例において、メモリ、１１０は、４キロバイ
トのストレージ（記憶装置）を含んでおり、その中のメ
モリは、４つの１キロバイトのブロックに再分される。 ブロックの１つは、副インバータ４２．４４を制御する
ためにアクセスされ、第２のブロックは、ＬＲＵ ２０
ｂの副インバータを制御するなめにアクセスされ、そ
して第３のブロックは、ＬＲＵ２０ｃの副インバータを
制御するためにアクセスされる。カウンタ１００．１０
２及び１０４によってアクセスされる特定のブロックは
、主制御ユニット２２によって与えられるアクセス指令
信号によって決定される。カウンタは、クロックパルス
を累算し、従って、ディジタル語のシーケンスを生成す
るために各ブロックにおけるメモリ場所を順次アクセス
し、そして各語の検索された８ビツトの内の６つは、ベ
ース駆動及び分離回路１１２に一連の線１１１を渡って
与えられ、該ベース駆動及び分離回路１１２は、次に、
適切なＬＲＵ ２０ ａ、２０ｂまたは２０ｃの副イン
バータ・スイッチに対して適切なレベルの絶縁されたベ
ース駆動信号を生じる。従って、ベース駆動／分離回路
は、メモリ１１０から一連の６ビツト・ストリームを得
、それにおいて各ビット・ストリームは、インバータ４
２または４４の一方の１つの鉄心脚を制御する。例えば
、線１１１ａ上のビット流れは、副インバータ４２のス
イッチＱ１及びＱ２を制御するために用いられる。線１
１１ａ上の信号の状態が高であるとき、ベース駆動／分
離回路１１２は、線１１３ａ上のスイッチＱ１に対して
高状態のベース駆動信号を、そして線１１３ｂ上のスイ
ッチＱ２に対して低状態の駆動信号を出す。逆に、線１
１１ａ上の信号状態が低であるとき、ベース駆動信号１
１３ａの状態は低く、線１１３ｂ上のベース駆動信号の
状態は高い。ベース駆動／分離回路１１２はまた、鉄心
脚の一方のトランジスタのターン・オフ及び他方のトラ
ンジスタのターン・オン間に短い休止間隔を設けること
によって、インバータ鉄心脚の双方のスイッチの同時導
通に対して成る程度の免疫を与える。 ［００２１］ ベース駆動／分離回路の設計は、実際に簡単であり、事
実、通常の回路によって実施され得、従って、ここでは
、より詳細には説明されない。 ［００２２］ ＬＲＵ ２０ ａによって出力される同期化出力（ＳＹ
ＮＣ０ＵＴ）信号は、線１１３ａ上に生成された信号か
ら得られる。同期化出力信号は、所望ならば、代わりに
、線１１３ｂ上の信号のような異なった出力から導出さ
れても良いし、また不使用のメモリ出力から導出されて
も良い。 ［００２３］ 図７は、ＬＲＵ’ｓ ２０ ａ−２０ｃの副インバータ
によって生成される１つの相（例えば相Ａ）を示し、図
８は、加算変圧器４９からの結果の出力波形の１つの相
（すなわち相Ａ）を示す。図７で分かるように、副イン
バータ４２．４４は、それぞれ段付波形１２０ａ、１２
０ｄを生成する。段付波形１２０ｂ−１２０ｅ及び１２
０ｃ、１２０ｆは、ＬＲＬＩ ２０ｂ、 ２０ｃにおい
てそれぞれ対応する副インバータ１２２．１２４によっ
て生成される。相Ｂ及び相Ｃの波形は、図７及び図８に
示した波形に対して、それぞれ１２０°及び２４０°変
位されているということを除いて、図７及び図８に示さ
れたものと同一である。ＬＲＵ２０ｂ、２０Ｃは、それ
ぞれ端子６０ａ−６０ｃ及び６２ａ−６２ｃに対応する
端子１３０ａ、１３０ｃ、１３２ａ−１３２ｃ及び１３
４ａ−１３４ｃ、１３６ａ−１３６ｃを含んでいる。端
子６２ａ−６２ｃは、端子１３０ａ−１３０ｃに接続さ
れるが、端子１３２ａ−１３２ｃ及び１３４ａ−１３４
ｃは、相互接続される。従って、ＬＲＵ２０ａ−２０ｃ
における加算変圧器の第２の巻線は、図７の相Ａの電圧
波形１２０ａ−１２０ｆ、並びに相Ｂ及び相Ｃの波形が
、三相の３６段波形を生成するために加算されるように
直列に接続される。 ［００２４］ 各ＬＲＵが図７に示された波形１２０ａ−１２０ｆ、並
びに対応する相Ｂ及び相Ｃの波形のいずれをも生成する
ことができるように、ＬＲＵのメモリは同一の情報を収
容するということに留意すべきである。ＬＲＵの識別信
号は、ＬＲＵによってどの波形が生成されるかを決定す
る。 ［００２５］ 図７から明白であるように、引き続＜ ＬＲＵによって
生成される波形が他方のＬＲＵの対応部に対して１０°
変位されているということを除いて、ＬＲＵは同一の波
形を生成する。すなわち、ＬＲＵ ２０ ｂの副インバ
ータによって生成された波形は、副インバータ４２．４
４によって生成された波形に対して、時間的に１０’遅
れて変位され、ＬＲＵ２０ｃの副インバータによって生
成された波形は、ＬＲＵ ２ｏｂの副インバータによっ
て生成された波形に対して時間的に１０°連れて変位さ
れる。各ブロックのメモリの記憶場所内でデータが他の
ブロックのデータに対してシフトされることを除き、各
メモリの１キロバイトのブロックを同じデータでロード
することによって、そして実質的に同時刻でＬＲＵ２０
ａ−２０ｃのカウンタをリセットすることによって、こ
の１０°の相シフトは達成される。後者は、図２に示さ
れるように、引き続＜ ＬＲＵの同期化出力及び入力の
相互接続によって達成される。生じ得るどのようなシー
ケンス・エラーも、出力の各サイクルの終わりで自動的
に修正される。 ［００２６］ 前記のことに加えて、引き続＜ ＬＲＵ出力間の位相シ
フトは、電圧調整を許容するように制御可能に可変であ
って良い。しかしながら、位相シフトを変えればインバ
ータ出力に異なった高調波成分をもたらし、それ故、特
定の最大値以下に高調波成分を維持するために変動の範
囲を制限することが必要であり得る。このような結果を
行うための回路は、 年 月 日に出願されたＤｈ
ｙａｎｃｈａｎｄ等による「段付けされた波形のインバ
ータのための調整器」という名称の係属中の米国特許出
願シリアル番号第 号（サンドストラン
ドの整理番号ＢＯ３４４６−ＡＴＩ−ＵＳＡ）に開示さ
れており、その開示内容は、参照のためここに組み込ま
れている。 ［００２７］ 図２の同期化機構の代替が図５及び図６に示されている
。図２、図５及び図６に共通の素子は、同様の参照数字
が付されている。図５において、各ＬＲＵは、図４のカ
ウンタ１００に対応するカウンタの可能化入力に結合さ
れる可能化入力を含んでいる。ＬＲＵ２０ａ−２０ｃの
各可能化入力は、主制御ユニット２２によって出力され
る可能化信号を受信する。可能化信号が発生すると、Ｌ
ＲＵ ２０ ａ−２０ｃは、上述した態様でメモリ１１
０からのディジタル語を順次に与えるというそれらＬＲ
Ｕのシーケンスを開始する。３つのすべてのＬＲＵ２０
ａ−２０ｃを不能化しカリ再可能化することによりシー
ケンス・エラーが修正されることができるだけであるの
で、このような同期化機構は図２に示されたものほど望
ましくない。このように、シーケンス・エラーの自動修
正はない。 ［００２８］ 図６は、さらなる代替的な実施例を示し、これにおいて
、ＬＲＵ ２０ ａは、同期化出力信号をＬＲＵ ２０
ｂ、２０ｃの双方の同期化入力に与える。この場合、
ＬＲＵ２０ｂは、ＬＲＵ２０ａによって与えられた同期
化信号に対して１０°の位相遅延を課し、これに反して
、ＬＲＵ ２０ ｃは、ＬＲＵ ２０ ａによって与え
られた同期化信号に対して２０°の位相遅延を課す。こ
れら位相遅延は、ＬＲＵのカウンタに対するリセット信
号を、該カウンタに供給される同期化入力信号に対して
適当な量だけ遅延させる遅延素子または回路によって実
施され得る。 ［００２９］ ここに開示されたＬＲＵを用いて組み立てられた電力変
換機もしくはコンバータは、設計が簡単であり、カリ故
障または他の機能不全の場合に容易に修理され得る。所
望ならば、カウンタのダウン・タイムが最小になるよう
に、現場で欠陥のあるＬＲＵの代わりに用いられ得る第
４のスペアのもしくは余分のＬＲＬＩを該電力変換機に
含ませても良い。
置１０は、航空機のジェット・エンジンのような原動機
１２によって生成された可変速度原動力を、１つまたは
２つ以上の負荷に供給され得る定周波数の交流電力に変
換する。ＶＳＣＦ装置１０は、原動機１２によって駆動
されるブラシなし同期発電機１４と、該発電機１４によ
って生成された可変周波数の交流電力を一定周波数の交
流電力に変換する電力変換機１６とを含んでいる。 ［０００９］ 図２を参照すると、電力変換機１６は、主制御ユニット
２２によって出力された制御信号を受信する相互接続さ
れた３つの置換可能な線ユニツ） （ＬＲＵ’ｓ） ２
０ａ−２０ｃを含んでいる。相出力電圧は、ＬＲＵ２０
ａに結合された出力線２４ａ −２４ｃ上に出力される
が、中性出力電圧は、ＬＲＵ２０ｃに結合された出力線
２４ｎ上に出力される。各ＬＲＵ２０ａ−２０ｃは同期
化入力及び出力、並びに主制御ユニット２２によって出
力されるクロック信号を受信するクロック入力を含む。 本発明の第１の実施例において、ＬＲＵ２０ａの同期化
入力は、主制御ユニット２２によって出力された同期化
信号を受信する。ＬＲＵ２０ａの同期化出力は、ＬＲＵ
２０ｂの同期化入力に結合され、ＬＲＵ ２０ ｂの同
期化出力は、ＬＲＵ２０ｃの同期化入力に結合される。 ［００１０］ 各ＬＲＵ２０ａ−２０ｃは、各ＬＲＵ２０ａ−２０ｃを
主制御ユニット２２に関係させる一連のピンをそれぞれ
有した接続器２６ａ−２６ｃによって主制御ユニット２
２に結合される。主制御ユニットは、アクセス指令信号
を含んだ２ビツト・コードを各ＬＲＵ２０ａ−２０ｃの
ために生じ、それら２ビツト・コードを、線２８ａ−２
８ｃ及び３０ａ−３０ｃを渡って出力する。以後詳細に
述べるように、これら信号は、定周波数の交流出力電力
を生成するよう残りのＬＲＵ’ｓの出力と加算される適
切な出力波形を各ＬＲＵに出力させる。 ［００１１］ 図３のＡ−Ｃは、各ＬＲＵ２０ａ−２０ｃ内に含まれる
要素を示す。ＬＲＵ２０ａのみが詳細に述べられ、ＬＲ
Ｕ ２０ ｂ及び２０ｃはそれと同一であるということ
が理解される。好ましくは、ＬＲＵ２０ａは、直流導体
４０ａ−４０ｂを含んでいる直流リンク上で、交流入力
を直流電力に変換するダイオードＤｉ−Ｄ６を含んでい
る全ブリッジ整流器を含む。平滑コンデンサＣ１は、リ
プルを減じるよう直流導体４０ａ、４０ｂを渡って結合
される。導体４０ａ及び４０ｂは、第１及び第２の副イ
ンバータ４２．４４に結合される。インバータ４２は、
関連のフライバック・ダイオードＤ７−Ｄ１２と一緒に
絶縁ゲート二極トランジスタ（ＩＧＢＴ’５）Ｑｌ−Ｑ
６の形態における電力スイッチを含んでいる。同様の形
態で、副インバータ４４は、関連のフライバック・ダイ
オードＤ１３−Ｄ１８と一緒にＩＧＢＴ ’ ｓの形態
における電力スイッチＱ７−Ｑ１２を含んでいる。所望
ならば、副インバータ４２．４４は、異なった電力スイ
ッチの型を用いて良いということが言及されるべきであ
る。 ［００１２］ 副インバータ４２の相出力４６ａ−４６ｃは、第１の加
算変圧器４９のそれぞれの一次巻線４８ａ−４８ｃの第
１の組に結合される。副インバータ４４の相出力５０ａ
−５０ｃは、第２の加算変圧器５４の３つの一次巻線５
２ａ−５２ｃのもう１つの組に結合される。−次巻線４
８ａ−４８ｃは、Ｙ字または星形構造で一緒に接続され
るが、−次巻線５２ａ−５２ｃはデルタ構造で一緒に接
続される。第１の加算変圧器４９は、第２の巻線の組５
６ａ−５６ｃを含んでおり、第２の加算変圧器５４は、
第２の巻線の組５８ａ−５８ｃを含んでいる。巻線５６
ａ及び５８ａは、巻線５６ｂと５８ｂ及び巻線５６ｃと
５８ｃと同様に直列に一緒に接続される。巻線５６ａ−
５６ｃは、端子６０ａ−６°Ｏｃにおいて相出力線２４
ａ−２４ｃに結合されるが、第２の巻線５８ａ−５８ｃ
は、それぞれ端子６２ａ−６２ｃに結合される。 ［００１３］ スイッチＱｌ−Ｑ１２は、同期化入力信号、クロック信
号及びアクセス指令信号に応答される局部制御ユニッ）
７０によって操作される。これら信号は、端子７ｚ、７
６及び７８ａ、７８ｂを介して局部制御ユニット７０に
結合される。さらに、同期化出力信号は、制御ユニット
７０によって端子７９に与えられる。 ［００１４］ 前記のことに加えて、端子８０ａ−８０ｃが、ダイオー
ドＤ １−Ｄ ６を含んでいる整流器の交流入力に結合
される。 ［００１５］ 副イシバータ４２．４４、加算変圧器４９．５４及び局
部制御ユニツ）７０は、ハウジング内または単一の回路
基板９０上のいずれかに１ユニットとしてパッケージさ
れる。端子６０ａ−６０ｃ、６２ａ−６２ｃ、７２．７
６．７８ａ、７８ｂ、７９及び８０ａ−８０ｃは、それ
らがハウジングの外からアクセス可能であるように、ま
たはそれらが回路基板上で容易にアクセス可能であるよ
うに置かれる。ハウジングまたは基板９０は、内部の要
素が故障した場合にはＬＲＵの置換もしくは取り替えを
容易にする。 ［００１６］ 上述されたように、ダイオードＤ１−Ｄ６を含んでいる
整流器ブリッジは、ＬＲＵ２０ａの部品であるのが好ま
しい。代替的には、この整流器ブリッジ及びＬＲＵ２０
ｂと２０ｃに対応する整流器ブリッジは、ＬＲＵの外側
の単一の整流器ブリッジによって置換され得、そしてＤ
Ｃ（直流）電力が各ハウジングまたは回路基板９０の外
側からアクセス可能に端子を通してＬＲＵ’ｓ ２０
ａ−２０ｃの副インバータに与えられ得る。 ［００１７］ 図４を参照すると、局部制御ユニット７０は３つの４ビ
ツトカウンタ１００．１０２及び１０４を含んでおり、
それらの各々は、主制御ユニット２２によって出力され
るクロック信号を受信するクロック人力ＣＬＫを含んで
いる。各カウンタ１００−１０４は、ワン・ショット１
０６によって生成されるパルスを受信するリセット入力
を含んでいる。好適な実施例において、ワン・ショツ）
１０６は同期化入力（ＳＹＮＣＩＮ）信号内の正に行く
エツジを受信すると、負に行くパルスを出力するけれど
も、代替的には、カウンタの異なった型が用ＸＪ）られ
たならば、該ワン・ショット１０６は、正に行くパルス
を生成しても良い。図３のＡのＬＲＵ ２０ ａの場合
、同期化入力信号は、主制御ユニット２２によって与え
られる。ＬＲＵ ２０ ｂ、２０ｃの場合、同期化入力
信号は、それぞれ先行するＬＲＵ２０ａ、２０ｂによっ
て与えられる。 ［００１８］ カウンタ１００．１０２（７）リプル・キャリイ（ｒｉ
ｐｐｌｅ ｃａｒｒｙ）出力１０７，１０８は、それぞ
れカウンタ１０２．１０４の可能化入力に結合される。 従って、カウンタ１００．１０２及び１０４は、１２ビ
ツトのカウンタを形成するように接続される。 ［００１９］ さらに、カウンタ１００−１０４は、メモリ１１０の低
位もしくは下位アドレス入力に結合されるカウンタ出力
を含んでいる。。カウンタ１００．１０２の４ビツト出
力のすべては、メモリ１１０の入力に結合され、カウン
タ１０４の２つの下位出力も同様である。メモリ１１０
は、ＥＰＲＯＭのようなどのような適切な型であっても
良い。２つの高位アドレス入力は、主制御ユニット２２
によって与えられるアクセス指令信号を受信する。 ［００２０］ 好適な実施例において、メモリ、１１０は、４キロバイ
トのストレージ（記憶装置）を含んでおり、その中のメ
モリは、４つの１キロバイトのブロックに再分される。 ブロックの１つは、副インバータ４２．４４を制御する
ためにアクセスされ、第２のブロックは、ＬＲＵ ２０
ｂの副インバータを制御するなめにアクセスされ、そ
して第３のブロックは、ＬＲＵ２０ｃの副インバータを
制御するためにアクセスされる。カウンタ１００．１０
２及び１０４によってアクセスされる特定のブロックは
、主制御ユニット２２によって与えられるアクセス指令
信号によって決定される。カウンタは、クロックパルス
を累算し、従って、ディジタル語のシーケンスを生成す
るために各ブロックにおけるメモリ場所を順次アクセス
し、そして各語の検索された８ビツトの内の６つは、ベ
ース駆動及び分離回路１１２に一連の線１１１を渡って
与えられ、該ベース駆動及び分離回路１１２は、次に、
適切なＬＲＵ ２０ ａ、２０ｂまたは２０ｃの副イン
バータ・スイッチに対して適切なレベルの絶縁されたベ
ース駆動信号を生じる。従って、ベース駆動／分離回路
は、メモリ１１０から一連の６ビツト・ストリームを得
、それにおいて各ビット・ストリームは、インバータ４
２または４４の一方の１つの鉄心脚を制御する。例えば
、線１１１ａ上のビット流れは、副インバータ４２のス
イッチＱ１及びＱ２を制御するために用いられる。線１
１１ａ上の信号の状態が高であるとき、ベース駆動／分
離回路１１２は、線１１３ａ上のスイッチＱ１に対して
高状態のベース駆動信号を、そして線１１３ｂ上のスイ
ッチＱ２に対して低状態の駆動信号を出す。逆に、線１
１１ａ上の信号状態が低であるとき、ベース駆動信号１
１３ａの状態は低く、線１１３ｂ上のベース駆動信号の
状態は高い。ベース駆動／分離回路１１２はまた、鉄心
脚の一方のトランジスタのターン・オフ及び他方のトラ
ンジスタのターン・オン間に短い休止間隔を設けること
によって、インバータ鉄心脚の双方のスイッチの同時導
通に対して成る程度の免疫を与える。 ［００２１］ ベース駆動／分離回路の設計は、実際に簡単であり、事
実、通常の回路によって実施され得、従って、ここでは
、より詳細には説明されない。 ［００２２］ ＬＲＵ ２０ ａによって出力される同期化出力（ＳＹ
ＮＣ０ＵＴ）信号は、線１１３ａ上に生成された信号か
ら得られる。同期化出力信号は、所望ならば、代わりに
、線１１３ｂ上の信号のような異なった出力から導出さ
れても良いし、また不使用のメモリ出力から導出されて
も良い。 ［００２３］ 図７は、ＬＲＵ’ｓ ２０ ａ−２０ｃの副インバータ
によって生成される１つの相（例えば相Ａ）を示し、図
８は、加算変圧器４９からの結果の出力波形の１つの相
（すなわち相Ａ）を示す。図７で分かるように、副イン
バータ４２．４４は、それぞれ段付波形１２０ａ、１２
０ｄを生成する。段付波形１２０ｂ−１２０ｅ及び１２
０ｃ、１２０ｆは、ＬＲＬＩ ２０ｂ、 ２０ｃにおい
てそれぞれ対応する副インバータ１２２．１２４によっ
て生成される。相Ｂ及び相Ｃの波形は、図７及び図８に
示した波形に対して、それぞれ１２０°及び２４０°変
位されているということを除いて、図７及び図８に示さ
れたものと同一である。ＬＲＵ２０ｂ、２０Ｃは、それ
ぞれ端子６０ａ−６０ｃ及び６２ａ−６２ｃに対応する
端子１３０ａ、１３０ｃ、１３２ａ−１３２ｃ及び１３
４ａ−１３４ｃ、１３６ａ−１３６ｃを含んでいる。端
子６２ａ−６２ｃは、端子１３０ａ−１３０ｃに接続さ
れるが、端子１３２ａ−１３２ｃ及び１３４ａ−１３４
ｃは、相互接続される。従って、ＬＲＵ２０ａ−２０ｃ
における加算変圧器の第２の巻線は、図７の相Ａの電圧
波形１２０ａ−１２０ｆ、並びに相Ｂ及び相Ｃの波形が
、三相の３６段波形を生成するために加算されるように
直列に接続される。 ［００２４］ 各ＬＲＵが図７に示された波形１２０ａ−１２０ｆ、並
びに対応する相Ｂ及び相Ｃの波形のいずれをも生成する
ことができるように、ＬＲＵのメモリは同一の情報を収
容するということに留意すべきである。ＬＲＵの識別信
号は、ＬＲＵによってどの波形が生成されるかを決定す
る。 ［００２５］ 図７から明白であるように、引き続＜ ＬＲＵによって
生成される波形が他方のＬＲＵの対応部に対して１０°
変位されているということを除いて、ＬＲＵは同一の波
形を生成する。すなわち、ＬＲＵ ２０ ｂの副インバ
ータによって生成された波形は、副インバータ４２．４
４によって生成された波形に対して、時間的に１０’遅
れて変位され、ＬＲＵ２０ｃの副インバータによって生
成された波形は、ＬＲＵ ２ｏｂの副インバータによっ
て生成された波形に対して時間的に１０°連れて変位さ
れる。各ブロックのメモリの記憶場所内でデータが他の
ブロックのデータに対してシフトされることを除き、各
メモリの１キロバイトのブロックを同じデータでロード
することによって、そして実質的に同時刻でＬＲＵ２０
ａ−２０ｃのカウンタをリセットすることによって、こ
の１０°の相シフトは達成される。後者は、図２に示さ
れるように、引き続＜ ＬＲＵの同期化出力及び入力の
相互接続によって達成される。生じ得るどのようなシー
ケンス・エラーも、出力の各サイクルの終わりで自動的
に修正される。 ［００２６］ 前記のことに加えて、引き続＜ ＬＲＵ出力間の位相シ
フトは、電圧調整を許容するように制御可能に可変であ
って良い。しかしながら、位相シフトを変えればインバ
ータ出力に異なった高調波成分をもたらし、それ故、特
定の最大値以下に高調波成分を維持するために変動の範
囲を制限することが必要であり得る。このような結果を
行うための回路は、 年 月 日に出願されたＤｈ
ｙａｎｃｈａｎｄ等による「段付けされた波形のインバ
ータのための調整器」という名称の係属中の米国特許出
願シリアル番号第 号（サンドストラン
ドの整理番号ＢＯ３４４６−ＡＴＩ−ＵＳＡ）に開示さ
れており、その開示内容は、参照のためここに組み込ま
れている。 ［００２７］ 図２の同期化機構の代替が図５及び図６に示されている
。図２、図５及び図６に共通の素子は、同様の参照数字
が付されている。図５において、各ＬＲＵは、図４のカ
ウンタ１００に対応するカウンタの可能化入力に結合さ
れる可能化入力を含んでいる。ＬＲＵ２０ａ−２０ｃの
各可能化入力は、主制御ユニット２２によって出力され
る可能化信号を受信する。可能化信号が発生すると、Ｌ
ＲＵ ２０ ａ−２０ｃは、上述した態様でメモリ１１
０からのディジタル語を順次に与えるというそれらＬＲ
Ｕのシーケンスを開始する。３つのすべてのＬＲＵ２０
ａ−２０ｃを不能化しカリ再可能化することによりシー
ケンス・エラーが修正されることができるだけであるの
で、このような同期化機構は図２に示されたものほど望
ましくない。このように、シーケンス・エラーの自動修
正はない。 ［００２８］ 図６は、さらなる代替的な実施例を示し、これにおいて
、ＬＲＵ ２０ ａは、同期化出力信号をＬＲＵ ２０
ｂ、２０ｃの双方の同期化入力に与える。この場合、
ＬＲＵ２０ｂは、ＬＲＵ２０ａによって与えられた同期
化信号に対して１０°の位相遅延を課し、これに反して
、ＬＲＵ ２０ ｃは、ＬＲＵ ２０ ａによって与え
られた同期化信号に対して２０°の位相遅延を課す。こ
れら位相遅延は、ＬＲＵのカウンタに対するリセット信
号を、該カウンタに供給される同期化入力信号に対して
適当な量だけ遅延させる遅延素子または回路によって実
施され得る。 ［００２９］ ここに開示されたＬＲＵを用いて組み立てられた電力変
換機もしくはコンバータは、設計が簡単であり、カリ故
障または他の機能不全の場合に容易に修理され得る。所
望ならば、カウンタのダウン・タイムが最小になるよう
に、現場で欠陥のあるＬＲＵの代わりに用いられ得る第
４のスペアのもしくは余分のＬＲＬＩを該電力変換機に
含ませても良い。
【図１】
電力変換機のブロック図である。
【図２】
本発明による図１の電力変換機のブロック図である。
【図３】
Ｂの上にＡがあり、Ｂの下にＣがあるように、Ａ、Ｂ及
びＣが点線に沿って結合されたときに、図２のＬＲＵを
示すブロック図である。
びＣが点線に沿って結合されたときに、図２のＬＲＵを
示すブロック図である。
【図４】
図２の局部制御ユニットのブロック図である。
【図５】
本発明の他の実施例による電力変換機を示す、図１と同
様のブロック図である
様のブロック図である
【図６】
本発明のから（、こ他の実施例による電力変換機を示す
、図１と同様のブロック図である。
、図１と同様のブロック図である。
【図７］
各ＬＲＵの各副インバータにより生成されるただ１つの
相を示す一連の波形図である。 【図８】 図１の電力変換機の交流出力の１つの相を示す波形図で
ある。
相を示す一連の波形図である。 【図８】 図１の電力変換機の交流出力の１つの相を示す波形図で
ある。
１０ 可変速度・定周波数装置
１２ 原動機
１４ ブラシなし同期発電機
１６ 電力変換機
２０ａ〜２０ｃ 置換可能な線ユニット（ＬＲＵ）
２２ 主制御ユニット ４２ 第１の副インバータ ４４ 第２の副インバータ ４９ 第１の加算変圧器 ５４ 第２の加算変圧器 ６０ａ〜６０Ｃ１６２ａ〜６２Ｃ１７２、ａ〜８０ｃ
端子 ７０ 局部制御ユニット ９０ 回路基板 １００．１０２．１０４ １０６ ワン・ショット １１０ メモリ １１２ ベース駆動及び分離回路 カウンタ ４ビツト・ ７６、 ８ａ１ ８ｂ１ ７９、
２２ 主制御ユニット ４２ 第１の副インバータ ４４ 第２の副インバータ ４９ 第１の加算変圧器 ５４ 第２の加算変圧器 ６０ａ〜６０Ｃ１６２ａ〜６２Ｃ１７２、ａ〜８０ｃ
端子 ７０ 局部制御ユニット ９０ 回路基板 １００．１０２．１０４ １０６ ワン・ショット １１０ メモリ １１２ ベース駆動及び分離回路 カウンタ ４ビツト・ ７６、 ８ａ１ ８ｂ１ ７９、
【図１】
図面
特開平４−２＋３６ｅ（％）
【図２】
【図３】
【図４】
Ｊコ
【図５】
【図６】
【図７】
【図８】
Claims (14)
- 【請求項１】電力スイッチと、 該電力スイッチを制御するために該電力スイッチに結合
される制御手段と、前記電力スイッチに結合される一次
巻線及び二次巻線を有した変圧器と、前記電力スイッチ
を制御する前記制御手段及び前記変圧器を１ユニットと
してパッケージするためのパッケージ手段と、 前記電力スイッチ及び前記変圧器二次巻線に接続された
前記ユニットの外側からアクセス可能の端子と、 を備えた置換可能な線ユニット（ＬＲＵ）。 - 【請求項２】前記ユニット内にパッケージされ、前記電
力スイッチ及び前記端子の１つ間に結合される整流器を
さらに含んだ請求項１の置換可能な線ユニット。 - 【請求項３】前記制御手段は、前記電力スイッチの動作
を他のＬＲＵに同期させるため同期信号に応答する同期
入力を含み、そして該同期入力に接続される前記ユニッ
トの外側からアクセス可能の端子をさらに含んだ請求項
１の置換可能な線ユニット。 - 【請求項４】前記制御手段は、さらに、アクセス指令信
号に応答するアクセス指令入力を含み、 そして該アクセス指令入力に接続される前記ユニットの
外側からアクセス可能の端子をさらに含んだ請求項３の
置換可能な線ユニット。 - 【請求項５】前記ＬＲＵは、前記同期信号に応答してク
ロック・パルスを累算するカウンタと、該カウンタに結
合され、かつ前記アクセス指令信号に応答して前記電力
スイッチのための制御信号を発生するメモリと、を含む
請求項４の置換可能な線ユニット。 - 【請求項６】前記パッケージ手段は、前記電力スイッチ
、制御手段及び変圧器が内部に配置されるハウジングを
含む請求項１の置換可能な線ユニット。 - 【請求項７】前記パッケージ手段は、前記電力スイッチ
、制御手段及び変圧器が上に配置される回路基板を含む
請求項１の置換可能な線ユニット。 - 【請求項８】置換可能な複数個の線ユニットであって、
各々が、直流入力及び交流出力間にブリッジ形態で接続
される複数個の電力スイッチを含んだ副インバータと、 該副インバータの交流出力に結合される一次巻線及び終
端端子を有した二次巻線を含んだ変圧器と、 前記二次巻線の終端端子で交流電力を生じるように前記
複数個の電力スイッチを制御する制御手段と、 を含んだ前記置換可能な複数個の線ユニットと、前記イ
ンバータの直流入力及び前記二次巻線の終端端子に結合
される端子を含んで、前記副インバータ、変圧器及び制
御手段を１ユニットとしてパッケージするパッケージ手
段と、 直列接続された二次巻線を横切って、加算された電圧が
発生するように、前記ＬＲＵの二次巻線を一緒に直列に
接続する接続手段と、前記加算された電圧が段付波形を
有するように、前記ＬＲＵ内の副インバータの動作を同
期化する同期化手段と、 を備えた電力変換機。 - 【請求項９】各ＬＲＵは、同期入力及び同期出力を含み
、１つのＬＲＵの同期出力がもう１つのＬＲＵの同期入
力に結合される請求項８の電力変換機。 - 【請求項１０】前記電力変換機は第１、第２及び第３の
ＬＲＵを含み、前記第１のＬＲＵの同期入力は、前記同
期化手段によって発生された同期信号を受け、前記第１
のＬＲＵの同期出力は、前記第２のＬＲＵの同期入力に
結合され、そして前記第２のＬＲＵの同期出力は、前記
第３のＬＲＵの同期入力に結合される請求項９の電力変
換機。 - 【請求項１１】前記電力変換機は第１、第２及び第３の
ＬＲＵを含み、前記第１のＬＲＵの同期入力は、前記同
期化手段によって発生された同期信号を受け、そして前
記第１のＬＲＵの同期出力は、前記第２及び第３のＬＲ
Ｕの同期入力に結合される請求項９の電力変換機。 - 【請求項１２】前記ユニット内にパッケージされかつ前
記電力スイッチに結合される整流器ブリッジをさらに含
んだ請求項８の電力変換機。 - 【請求項１３】前記パッケージ手段は、内部に前記電力
スイッチ、変圧器及び制御手段が配置されるハウジング
を備えた請求項８の電力変換機。 - 【請求項１４】前記パッケージ手段は、上部に、前記電
力スイッチ、制御手段及び変圧器が配置される回路基板
を含んだ請求項８の電力変換機。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US453974 | 1989-12-20 | ||
| US07/453,974 US5008797A (en) | 1989-12-20 | 1989-12-20 | Power converter utilizing line replaceable units |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0421366A true JPH0421366A (ja) | 1992-01-24 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2411842A Pending JPH0421366A (ja) | 1989-12-20 | 1990-12-20 | 置換可能な線ユニットを用いた電力変換機 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5008797A (ja) |
| JP (1) | JPH0421366A (ja) |
| FR (1) | FR2656172A1 (ja) |
| GB (1) | GB2240225B (ja) |
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