JPH04213293A - 多段スイッチネットワーク - Google Patents
多段スイッチネットワークInfo
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- JPH04213293A JPH04213293A JP2401188A JP40118890A JPH04213293A JP H04213293 A JPH04213293 A JP H04213293A JP 2401188 A JP2401188 A JP 2401188A JP 40118890 A JP40118890 A JP 40118890A JP H04213293 A JPH04213293 A JP H04213293A
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- switch
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Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 3
- 238000013461 design Methods 0.000 abstract description 7
- 239000000872 buffer Substances 0.000 description 13
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 12
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 4
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 3
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 1
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 1
- 101000582320 Homo sapiens Neurogenic differentiation factor 6 Proteins 0.000 description 1
- 102100030589 Neurogenic differentiation factor 6 Human genes 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Facsimiles In General (AREA)
- Electronic Switches (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ファクシミリ等の端末
機相互の結合ネットワークを形成する交換機、或いは並
列処理プロセッサシステム等で複数チャネルを同時に処
理する多段スイッチネットワーク、特に半導体集積回路
等に搭載されるスイッチ回路群すべての段でセットアッ
プ時間を確保する配置設計を可能とした多段スイッチネ
ットワークに関するものである。
機相互の結合ネットワークを形成する交換機、或いは並
列処理プロセッサシステム等で複数チャネルを同時に処
理する多段スイッチネットワーク、特に半導体集積回路
等に搭載されるスイッチ回路群すべての段でセットアッ
プ時間を確保する配置設計を可能とした多段スイッチネ
ットワークに関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、電子情報通信学会秋季全国大会 講演論文集
Ｂ−１９４、（１９８９）に記載されるようなものがあ
った。以下、その構成を図２を用いて説明する。図２は
、従来の多段スイッチネットワークの一構成図である。
例えば、電子情報通信学会秋季全国大会 講演論文集
Ｂ−１９４、（１９８９）に記載されるようなものがあ
った。以下、その構成を図２を用いて説明する。図２は
、従来の多段スイッチネットワークの一構成図である。
【０００３】この多段スイッチネットワークは、ｍ×ｍ
ポート、例えば１６×１６ポートのスイッチネットワー
クをｎ段、即ち４段のスイッチ回路群１−１〜１−４に
よって構成したものである。スイッチ回路群１−１は、
１６本の入力ポートＤｉ１〜Ｄｉ１６を有し、その入力
ポートＤｉ１〜Ｄｉ１６がスイッチネットワークの入力
データポートＤＩにそれぞれ接続されている。スイッチ
回路群１−１の出力側には、スイッチ回路群１−２，１
−３，１−４が縦続接続されている。そして最終段のス
イッチ回路群１−４の出力ポートＤｏ１〜Ｄｏ１６が、
スイッチネットワーク全体の出力データポートＤＯに接
続されている。また、タイミング制御を行うクロック信
号ＣＬＫｉｎがクロック供給系の経路Ｌを介して各スイ
ッチ回路群１−１〜１−４のクロック入力側端子ＣＬＫ
１〜４に共通接続されている。
ポート、例えば１６×１６ポートのスイッチネットワー
クをｎ段、即ち４段のスイッチ回路群１−１〜１−４に
よって構成したものである。スイッチ回路群１−１は、
１６本の入力ポートＤｉ１〜Ｄｉ１６を有し、その入力
ポートＤｉ１〜Ｄｉ１６がスイッチネットワークの入力
データポートＤＩにそれぞれ接続されている。スイッチ
回路群１−１の出力側には、スイッチ回路群１−２，１
−３，１−４が縦続接続されている。そして最終段のス
イッチ回路群１−４の出力ポートＤｏ１〜Ｄｏ１６が、
スイッチネットワーク全体の出力データポートＤＯに接
続されている。また、タイミング制御を行うクロック信
号ＣＬＫｉｎがクロック供給系の経路Ｌを介して各スイ
ッチ回路群１−１〜１−４のクロック入力側端子ＣＬＫ
１〜４に共通接続されている。
【０００４】この多段スイッチネットワークは、入力デ
ータポートＤＩから入力されたｍチャネルのシリアルデ
ータが、クロック信号ＣＬＫｉｎに同期してスイッチ回
路群１−１に取り込まれる。スイッチ回路群１−１は、
入力されたデータを２チャネル間で比較し、その結果を
もとに出力先チャネルを切換える。所定の切換え操作に
より、次段のスイッチ回路群１０−２へデータを出力す
る。このデータ出力は、クロック信号ＣＬＫｉｎに同期
して行われる。
ータポートＤＩから入力されたｍチャネルのシリアルデ
ータが、クロック信号ＣＬＫｉｎに同期してスイッチ回
路群１−１に取り込まれる。スイッチ回路群１−１は、
入力されたデータを２チャネル間で比較し、その結果を
もとに出力先チャネルを切換える。所定の切換え操作に
より、次段のスイッチ回路群１０−２へデータを出力す
る。このデータ出力は、クロック信号ＣＬＫｉｎに同期
して行われる。
【０００５】前記操作を多段にわたって行うことにより
、任意の入力ポートＤｉ１〜Ｄｉ１６から入力されたデ
ータをそれぞれのデータ内容に従った出力ポートＤｏ１
〜Ｄｏ１６へ送出する。このようにしてファクシミリ等
の端末間の複数のチャネルを同時に切り換えて処理する
。
、任意の入力ポートＤｉ１〜Ｄｉ１６から入力されたデ
ータをそれぞれのデータ内容に従った出力ポートＤｏ１
〜Ｄｏ１６へ送出する。このようにしてファクシミリ等
の端末間の複数のチャネルを同時に切り換えて処理する
。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成の多段スイッチネットワークでは、次のような課題が
あった。
成の多段スイッチネットワークでは、次のような課題が
あった。
【０００７】即ち、多段スイッチネットワークを確実に
動作させるためには、スイッチ回路群１−１〜１−４の
各段で入力データの確定からクロック信号ＣＬＫｉｎが
入力されるまでの時間をスイッチ回路群１−１〜１−４
のセットアップ時間より大きくする必要がある。ところ
が、半導体集積回路上で大規模かつ高速化を図る場合、
配線長等の差異によってクロック信号ＣＬＫｉｎの伝搬
時間等に影響が生じる。スイッチ回路群１−１〜１−４
が複数段接続された場合、すべての段でクロック信号Ｃ
ＬＫｉｎの供給タイミングを一致させようとすれば、ク
ロック系の供給経路Ｌとスイッチ回路群１−１〜１−４
の配置設計が非常に困難となるという問題があった。
動作させるためには、スイッチ回路群１−１〜１−４の
各段で入力データの確定からクロック信号ＣＬＫｉｎが
入力されるまでの時間をスイッチ回路群１−１〜１−４
のセットアップ時間より大きくする必要がある。ところ
が、半導体集積回路上で大規模かつ高速化を図る場合、
配線長等の差異によってクロック信号ＣＬＫｉｎの伝搬
時間等に影響が生じる。スイッチ回路群１−１〜１−４
が複数段接続された場合、すべての段でクロック信号Ｃ
ＬＫｉｎの供給タイミングを一致させようとすれば、ク
ロック系の供給経路Ｌとスイッチ回路群１−１〜１−４
の配置設計が非常に困難となるという問題があった。
【０００８】本発明は、前記従来技術の持っていた課題
として、クロック供給系の経路とスイッチ回路群の配置
設計の最適化が困難であるという点について解決した多
段スイッチネットワークを提供するものである。
として、クロック供給系の経路とスイッチ回路群の配置
設計の最適化が困難であるという点について解決した多
段スイッチネットワークを提供するものである。
【０００９】
【課題を解決するための手段】本発明は、前記課題を解
決するために、クロック信号に基づき複数のチャネルか
ら入力データを取り込み、該入力データの内容に従って
出力先のチャネルを切換えて出力するスイッチ回路群が
複数段縦続接続された多段スイッチネットワークにおい
て、前記各スイッチ回路群のクロック入力側にそれぞれ
接続され、前記クロック信号を所定時間、遅延させて次
段の前記スイッチ回路群にそれぞれ供給する複数の遅延
手段を、設けたものである。
決するために、クロック信号に基づき複数のチャネルか
ら入力データを取り込み、該入力データの内容に従って
出力先のチャネルを切換えて出力するスイッチ回路群が
複数段縦続接続された多段スイッチネットワークにおい
て、前記各スイッチ回路群のクロック入力側にそれぞれ
接続され、前記クロック信号を所定時間、遅延させて次
段の前記スイッチ回路群にそれぞれ供給する複数の遅延
手段を、設けたものである。
【００１０】
【作用】本発明は、以上のように多段スイッチネットワ
ークを構成したので、スイッチ回路群の各段に供給され
るクロック信号は、それぞれのスイッチ回路群のセット
アップ時間の経過後に入力される。ここで、スイッチ回
路群のセットアップ確定に要する時間と、遅延手段を通
して供給されるクロック信号の入力タイミングがすべて
のスイッチ回路群で一定となる。これにより、半導体集
積回路上で配線長等が段間で異なるスイッチ回路群に対
してクロック供給系の経路とスイッチ回路群の間の配置
設計の最適化が得られる。したがって、前記課題を解決
できるのである。
ークを構成したので、スイッチ回路群の各段に供給され
るクロック信号は、それぞれのスイッチ回路群のセット
アップ時間の経過後に入力される。ここで、スイッチ回
路群のセットアップ確定に要する時間と、遅延手段を通
して供給されるクロック信号の入力タイミングがすべて
のスイッチ回路群で一定となる。これにより、半導体集
積回路上で配線長等が段間で異なるスイッチ回路群に対
してクロック供給系の経路とスイッチ回路群の間の配置
設計の最適化が得られる。したがって、前記課題を解決
できるのである。
【００１１】
【実施例】図１は、本発明の実施例の多段スイッチネッ
トワークの一構成図である。
トワークの一構成図である。
【００１２】この多段スイッチネットワークは、ｍ本の
チャネルの出力先を切換える、例えば広帯域ＩＳＤＮ（
サービス総合デジタル網）の交換機として用いられ、ｍ
×ｍポートのスイッチネットワークがｎ段のスイッチ回
路群１０−１，１０−２〜１０−ｎで構成されている。
チャネルの出力先を切換える、例えば広帯域ＩＳＤＮ（
サービス総合デジタル網）の交換機として用いられ、ｍ
×ｍポートのスイッチネットワークがｎ段のスイッチ回
路群１０−１，１０−２〜１０−ｎで構成されている。
【００１３】スイッチ回路群１０−１は、ｍ個の入力ポ
ートＤｉ１０を有し、その入力ポートＤｉ１０がスイッ
チネットワークの入力データポートＤＩを介し、図示し
ない端末装置にそれぞれ接続されている。
ートＤｉ１０を有し、その入力ポートＤｉ１０がスイッ
チネットワークの入力データポートＤＩを介し、図示し
ない端末装置にそれぞれ接続されている。
【００１４】スイッチ回路群１０−１のｍ本の出力ポー
トＤｏ１０は、次段のスイッチ回路群１０−２のｍ本の
入力ポートＤｉ２０にそれぞれ接続され、スイッチ回路
群１０−２の出力ポートＤｏ２０がスイッチ回路群１０
−３の入力ポートＤｉ３０に接続されている。同様に、
スイッチ回路群１０−３の出力ポートＤｏ３０がスイッ
チ回路群１０−ｎの入力ポートＤｉｎに接続され、その
出力ポートＤｏｎを介してスイッチネットワーク全体の
出力ポートＤＯにそれぞれ接続されている。出力ポート
ＤＯが図示しないｍ個の端末装置にそれぞれ接続されて
いる。
トＤｏ１０は、次段のスイッチ回路群１０−２のｍ本の
入力ポートＤｉ２０にそれぞれ接続され、スイッチ回路
群１０−２の出力ポートＤｏ２０がスイッチ回路群１０
−３の入力ポートＤｉ３０に接続されている。同様に、
スイッチ回路群１０−３の出力ポートＤｏ３０がスイッ
チ回路群１０−ｎの入力ポートＤｉｎに接続され、その
出力ポートＤｏｎを介してスイッチネットワーク全体の
出力ポートＤＯにそれぞれ接続されている。出力ポート
ＤＯが図示しないｍ個の端末装置にそれぞれ接続されて
いる。
【００１５】スイッチ回路群１０−１，１０−２〜１０
−ｎのそれぞれのクロック入力側端子ＣＬＫ１〜ｎには
、クロック信号ＣＬＫｉｎが接続され、互いに隣接する
スイッチ回路群１０−１，１０−２〜１０−ｎの各クロ
ック入力側端子ＣＬＫ１，ＣＬＫ２，ＣＬＫ３〜ＣＬＫ
ｎの間にはクロック遅延手段であるクロック遅延用バッ
ファ２０−１，２０−２，２０−３…がそれぞれ接続さ
れている。
−ｎのそれぞれのクロック入力側端子ＣＬＫ１〜ｎには
、クロック信号ＣＬＫｉｎが接続され、互いに隣接する
スイッチ回路群１０−１，１０−２〜１０−ｎの各クロ
ック入力側端子ＣＬＫ１，ＣＬＫ２，ＣＬＫ３〜ＣＬＫ
ｎの間にはクロック遅延手段であるクロック遅延用バッ
ファ２０−１，２０−２，２０−３…がそれぞれ接続さ
れている。
【００１６】クロック遅延用バッファ２０−１，２０−
２，２０−３…は、クロック供給系の経路Ｌの段間を通
過して入力されたクロック信号ＣＬＫを所定時間、遅延
して出力する機能を有し、例えば電界効果型トランジス
タ等で構成されている。クロック信号ＣＬＫの遅延時間
の設定は、ゲート幅を調節することによって行なわれる
。
２，２０−３…は、クロック供給系の経路Ｌの段間を通
過して入力されたクロック信号ＣＬＫを所定時間、遅延
して出力する機能を有し、例えば電界効果型トランジス
タ等で構成されている。クロック信号ＣＬＫの遅延時間
の設定は、ゲート幅を調節することによって行なわれる
。
【００１７】ここでスイッチ回路群１０−１，１０−２
〜１０−ｎは、ふたつの入力ポートを有する複数の単位
スイッチで構成され、入力ポートＤＩから所定のチャネ
ルに入力されたシリアルデータをクロック信号ＣＬＫｉ
ｎに同期して所定の出力ポートＤＯに出力する機能を有
している。
〜１０−ｎは、ふたつの入力ポートを有する複数の単位
スイッチで構成され、入力ポートＤＩから所定のチャネ
ルに入力されたシリアルデータをクロック信号ＣＬＫｉ
ｎに同期して所定の出力ポートＤＯに出力する機能を有
している。
【００１８】図３は、図１中の単位スイッチの構成図で
ある。
ある。
【００１９】この単位スイッチは、例えばスイッチ回路
群１０−１中の単位スイッチを示し、ふたつの入力ポー
トＤＩ１０−１，ＤＩ１０−２を有している。この単位
スイッチは、入力ポートＤＩ１０−１，ＤＩ１０−２に
それぞれ接続されたシリアルデータ保持用のシフトレジ
スタ１０−１ａ，１０−１ｂと、シフトレジスタ１０−
１ａ及びシフトレジスタ１０−１ｂ中のデータを一時保
持するフリップフロップ１０−１ｃ，１０−１ｄと、フ
リップフロップ１０−１ｃ，１０−１ｄの出力側に接続
された入力データ切換え用の２×２スイッチ１０−１ｅ
と、衝突信号処理用の２×２スイッチ１０−１ｆ及びＯ
Ｒゲート１０−１ｄ，１０−１ｈと、切換え信号Ｓ出力
用のフリップフロップ１０−１ｉと、スイッチングパル
スＰｉ及びクロック信号ＣＬＫにより、シフトレジスタ
１０−１ａ，１０−１ｂ、フリップフロップ１０−１ｉ
及びＯＲゲート１０−１ｄ，１０−１ｈをコントロール
するコントローラ１０−１ｊとで構成されている。
群１０−１中の単位スイッチを示し、ふたつの入力ポー
トＤＩ１０−１，ＤＩ１０−２を有している。この単位
スイッチは、入力ポートＤＩ１０−１，ＤＩ１０−２に
それぞれ接続されたシリアルデータ保持用のシフトレジ
スタ１０−１ａ，１０−１ｂと、シフトレジスタ１０−
１ａ及びシフトレジスタ１０−１ｂ中のデータを一時保
持するフリップフロップ１０−１ｃ，１０−１ｄと、フ
リップフロップ１０−１ｃ，１０−１ｄの出力側に接続
された入力データ切換え用の２×２スイッチ１０−１ｅ
と、衝突信号処理用の２×２スイッチ１０−１ｆ及びＯ
Ｒゲート１０−１ｄ，１０−１ｈと、切換え信号Ｓ出力
用のフリップフロップ１０−１ｉと、スイッチングパル
スＰｉ及びクロック信号ＣＬＫにより、シフトレジスタ
１０−１ａ，１０−１ｂ、フリップフロップ１０−１ｉ
及びＯＲゲート１０−１ｄ，１０−１ｈをコントロール
するコントローラ１０−１ｊとで構成されている。
【００２０】ここで、多段スイッチネットワークが正常
に動作するためには、各段の入力データがデータ読み込
みのタイミングにより、セットアップ時間以前に確定し
ている必要がある。以下、各スイッチ回路群１０−１〜
１０−ｎのセットアップ確定に要する時間と、前段のク
ロック遅延用バッファ２０−１〜２０−ｎの出力によっ
て供給されるクロック信号ＣＬＫｉｎの遅延時間との関
係を説明する。
に動作するためには、各段の入力データがデータ読み込
みのタイミングにより、セットアップ時間以前に確定し
ている必要がある。以下、各スイッチ回路群１０−１〜
１０−ｎのセットアップ確定に要する時間と、前段のク
ロック遅延用バッファ２０−１〜２０−ｎの出力によっ
て供給されるクロック信号ＣＬＫｉｎの遅延時間との関
係を説明する。
【００２１】図４は、図１のタイミングチャートであり
、スイッチ回路群１０−１，１０−２間のタイミングを
示したものである。図４中のＤ２はスイッチ回路群１０
−２のデータ入力波形である。この多段スイッチネット
ワークはすべてクロック信号ＣＬＫｉｎのネガティブエ
ッジで同期して動作するものとする。
、スイッチ回路群１０−１，１０−２間のタイミングを
示したものである。図４中のＤ２はスイッチ回路群１０
−２のデータ入力波形である。この多段スイッチネット
ワークはすべてクロック信号ＣＬＫｉｎのネガティブエ
ッジで同期して動作するものとする。
【００２２】データＤ２は、前段のスイッチ回路群１０
−１のクロック信号ＣＬＫ１に同期して出力されたデー
タであり、クロック信号ＣＬＫ１に対し、セットアップ
時間ｔｄ１だけ遅れて変化する。セットアップ時間ｔｄ
１は次の数１のように表現できる。
−１のクロック信号ＣＬＫ１に同期して出力されたデー
タであり、クロック信号ＣＬＫ１に対し、セットアップ
時間ｔｄ１だけ遅れて変化する。セットアップ時間ｔｄ
１は次の数１のように表現できる。
【００２３】
【数１】
【００２４】ｔｄ１＝ｔｓ１＋ｔｌ１
ｔｓ１；クロック信号ＣＬＫ１に対する出力ポートＤｏ
１０の出力の遅延 ｔｌ１；出力ポートＤｏ１０と入力ポートＤｉ２０との
配線による遅延 また、クロック信号ＣＬＫ２はクロック信号ＣＬＫ１に
対して遅延処理時間ｔｃ１だけ遅れる。ｔｃ１は次の数
２のように表現できる。
１０の出力の遅延 ｔｌ１；出力ポートＤｏ１０と入力ポートＤｉ２０との
配線による遅延 また、クロック信号ＣＬＫ２はクロック信号ＣＬＫ１に
対して遅延処理時間ｔｃ１だけ遅れる。ｔｃ１は次の数
２のように表現できる。
【００２５】
【数２】
【００２６】ｔｃ１＝ｔｂ１＋ｔｍ１
ｔｂ１；前段のクロック遅延用バッファ２０−１が有す
る遅延時間 ｔｍ１；前段、及び次段のクロック遅延用バッファ２０
−１，２０−２の間の配線長による遅延時間スイッチ回
路群１０−２の入力データが確定してからクロック信号
ＣＬＫ２のネガティブエッジが入力されるまでの時間ｔ
ｄｃ２は次の数３で与えられる。
る遅延時間 ｔｍ１；前段、及び次段のクロック遅延用バッファ２０
−１，２０−２の間の配線長による遅延時間スイッチ回
路群１０−２の入力データが確定してからクロック信号
ＣＬＫ２のネガティブエッジが入力されるまでの時間ｔ
ｄｃ２は次の数３で与えられる。
【００２７】
【数３】
【００２８】ｔｄｃ２＝ｔｄ１−ｔｃ１数１，数２より
、次の数４が得られる。
、次の数４が得られる。
【００２９】
【数４】
【００３０】
ｔｄｃ２＝ｔｓ１−ｔｂ１＋ｔｌ１−ｔｍ１前段、及び
次段のクロック遅延用バッファ２０−１，２０−２の間
の配線長と、データ出力ポートＤｏ１０と、データ入力
ポートＤｉ２０間の配線長を同じにすることにより、ｔ
ｌ１＝ｔｍ１とすることができる。ｔｄｃ２は、次の数
５で与えられる。
次段のクロック遅延用バッファ２０−１，２０−２の間
の配線長と、データ出力ポートＤｏ１０と、データ入力
ポートＤｉ２０間の配線長を同じにすることにより、ｔ
ｌ１＝ｔｍ１とすることができる。ｔｄｃ２は、次の数
５で与えられる。
【００３１】
【数５】
【００３２】ｔｄｃ２＝ｔｓ１−ｔｂ１以上の考察から
すべての段で同様なことを行ない、各段の出力にすべて
同じフリップフロップ等の構成素子を用い、クロック遅
延用バッファ２０−１〜２０−ｎによる遅延時間をすべ
て同じとすると、次の数６が成り立つ。
すべての段で同様なことを行ない、各段の出力にすべて
同じフリップフロップ等の構成素子を用い、クロック遅
延用バッファ２０−１〜２０−ｎによる遅延時間をすべ
て同じとすると、次の数６が成り立つ。
【００３３】
【数６】
【００３４】
ｔｄｃ２＝ｔｄｃ３＝…＝ｔｄｃｋ＝…＝ｔｄｃｎ前記
数６の各辺の値は、入力ポートＤｉｎでデータが確定し
てからクロック信号ＣＬＫｎのネガティブエッジが入力
されるまでの時間である。
数６の各辺の値は、入力ポートＤｉｎでデータが確定し
てからクロック信号ＣＬＫｎのネガティブエッジが入力
されるまでの時間である。
【００３５】入力データポートＤＩから入力されたデー
タは、クロック信号ＣＬＫｉｎに同期して初段のスイッ
チ回路群１０−１に取り込まれる。スイッチ回路群１０
−１の内部で切り換え処理が行われた後、クロック信号
ＣＬＫｉｎに同期してスイッチ回路群１０−１の出力ポ
ートＤｏ１０から出力されたデータは、スイッチ回路群
１０−２の入力ポートＤｉ２０に入力される。同様に、
スイッチ回路群１０−２ではクロック信号ＣＬＫｉｎに
同期してデータを入力ポートＤｉ２０から取り込み、出
力ポートＤｏ２０へ出力する。このようにしてｍチャネ
ルのデータが初段から最終段までのスイッチ回路群１０
−１〜１０−ｎを順次通過して出力データポートＤＯへ
出力される。この動作では、スイッチ回路群１０−１，
１０−２〜１０−ｎの全体の配置によらない。すべての
段で前記ｔｄｃの値が等しく、ｔｄｃ＞ｔｓとなるよう
に設計できる。
タは、クロック信号ＣＬＫｉｎに同期して初段のスイッ
チ回路群１０−１に取り込まれる。スイッチ回路群１０
−１の内部で切り換え処理が行われた後、クロック信号
ＣＬＫｉｎに同期してスイッチ回路群１０−１の出力ポ
ートＤｏ１０から出力されたデータは、スイッチ回路群
１０−２の入力ポートＤｉ２０に入力される。同様に、
スイッチ回路群１０−２ではクロック信号ＣＬＫｉｎに
同期してデータを入力ポートＤｉ２０から取り込み、出
力ポートＤｏ２０へ出力する。このようにしてｍチャネ
ルのデータが初段から最終段までのスイッチ回路群１０
−１〜１０−ｎを順次通過して出力データポートＤＯへ
出力される。この動作では、スイッチ回路群１０−１，
１０−２〜１０−ｎの全体の配置によらない。すべての
段で前記ｔｄｃの値が等しく、ｔｄｃ＞ｔｓとなるよう
に設計できる。
【００３６】本実施例では、各段のスイッチ回路群１０
−１，１０−２〜１０−ｎのクロック入力側端子ＣＬＫ
１〜ＣＬＫｎにクロック遅延用バッファ２０−１，２０
−２…を設け、前段から出力されるクロック信号ＣＬＫ
をスイッチ回路群１０−（ｋ＋１）（１≦ｋ≦ｎ）とク
ロック遅延用バッファ２０−ｋ（１≦ｋ≦ｎ）に入力し
、該クロック遅延用バッファ２０−ｋの出力を次段のス
イッチ回路群１０−ｎに供給するようにした。このため
、各スイッチ回路群１０−１，１０−２〜１０−ｎの入
力データが確定してからスイッチ回路群１０−１，１０
−２〜１０−ｎに入力されるクロック信号ＣＬＫｎのネ
ガティブエッジが入力されるまでの時間をすべての段に
ついてその配置によることなく、同じにすることができ
る。これにより、すべての段でセットアップ時間を確保
する配置設計が可能となる。
−１，１０−２〜１０−ｎのクロック入力側端子ＣＬＫ
１〜ＣＬＫｎにクロック遅延用バッファ２０−１，２０
−２…を設け、前段から出力されるクロック信号ＣＬＫ
をスイッチ回路群１０−（ｋ＋１）（１≦ｋ≦ｎ）とク
ロック遅延用バッファ２０−ｋ（１≦ｋ≦ｎ）に入力し
、該クロック遅延用バッファ２０−ｋの出力を次段のス
イッチ回路群１０−ｎに供給するようにした。このため
、各スイッチ回路群１０−１，１０−２〜１０−ｎの入
力データが確定してからスイッチ回路群１０−１，１０
−２〜１０−ｎに入力されるクロック信号ＣＬＫｎのネ
ガティブエッジが入力されるまでの時間をすべての段に
ついてその配置によることなく、同じにすることができ
る。これにより、すべての段でセットアップ時間を確保
する配置設計が可能となる。
【００３７】なお、本発明は、図示の実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。
【００３８】（１） 本実施例では、スイッチ回路群
１０−１，１０−２〜１０−４は、１６チャネルを同時
処理するスイッチネットワークの交換機として機能する
が、スイッチ回路群を複数段縦続接続して複数のチャネ
ルを同時処理するようにしてもよい。また、並列処理プ
ロセッサシステムの切換え処理にも適用でき、高速デー
タ処理が期待できる。
１０−１，１０−２〜１０−４は、１６チャネルを同時
処理するスイッチネットワークの交換機として機能する
が、スイッチ回路群を複数段縦続接続して複数のチャネ
ルを同時処理するようにしてもよい。また、並列処理プ
ロセッサシステムの切換え処理にも適用でき、高速デー
タ処理が期待できる。
【００３９】（２） 図１の実施例では、遅延手段と
して、バッファ２０−１〜２０−ｎを用いたが、バッフ
ァに代えてインバータを２段直列接続して用いてもよい
。 また積分回路で構成してもよい。さらに遅延線を用いて
もよい。
して、バッファ２０−１〜２０−ｎを用いたが、バッフ
ァに代えてインバータを２段直列接続して用いてもよい
。 また積分回路で構成してもよい。さらに遅延線を用いて
もよい。
【００４０】（３） 図１の実施例では、クロック信
号ＣＬＫｉｎの立下りで動作するようにしたが、クロッ
ク信号の立上りで動作するようにしてもよい。
号ＣＬＫｉｎの立下りで動作するようにしたが、クロッ
ク信号の立上りで動作するようにしてもよい。
【００４１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、複数段のスイッチ回路群に供給するクロック信号
としてバッファ等の遅延手段の出力を次段のクロック信
号に用いるようにしたので、スイッチ回路群のセットア
ップ確定に要する時間と遅延手段を介して供給されるク
ロック信号の入力タイミングがすべてのスイッチ回路群
で一定となり、半導体集積回路上でのクロック供給系の
経路とスイッチ回路群の配置設計の最適化が行なえる。
れば、複数段のスイッチ回路群に供給するクロック信号
としてバッファ等の遅延手段の出力を次段のクロック信
号に用いるようにしたので、スイッチ回路群のセットア
ップ確定に要する時間と遅延手段を介して供給されるク
ロック信号の入力タイミングがすべてのスイッチ回路群
で一定となり、半導体集積回路上でのクロック供給系の
経路とスイッチ回路群の配置設計の最適化が行なえる。
【図１】本発明の実施例の多段スイッチネットワークの
構成図である。
構成図である。
【図２】従来の多段スイッチネットワークの構成図であ
る。
る。
【図３】図１中の単位スイッチの構成図である。
【図４】図１のタイミングチャートである。
ＣＬＫｉｎ クロック信号ＤＩ，Ｄ
Ｏ チャネル１０−１〜１０−ｎ
スイッチ回路群ＣＬＫ１〜ｎ クロッ
ク入力側２０−１〜２０−ｎ 遅延手段
Ｏ チャネル１０−１〜１０−ｎ
スイッチ回路群ＣＬＫ１〜ｎ クロッ
ク入力側２０−１〜２０−ｎ 遅延手段
Claims (1)
- 【請求項１】 クロック信号に基づき複数のチャネル
から入力データを取り込み、該入力データの内容に従っ
て出力先のチャネルを切換えて出力するスイッチ回路群
が複数段縦続接続された多段スイッチネットワークにお
いて、前記各スイッチ回路群のクロック入力側にそれぞ
れ接続され、前記クロック信号を所定時間、遅延させて
次段の前記スイッチ回路群にそれぞれ供給する複数の遅
延手段を、設けたことを特徴とする多段スイッチネット
ワーク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401188A JPH04213293A (ja) | 1990-12-10 | 1990-12-10 | 多段スイッチネットワーク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2401188A JPH04213293A (ja) | 1990-12-10 | 1990-12-10 | 多段スイッチネットワーク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213293A true JPH04213293A (ja) | 1992-08-04 |
Family
ID=18511040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2401188A Pending JPH04213293A (ja) | 1990-12-10 | 1990-12-10 | 多段スイッチネットワーク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04213293A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448849B1 (en) | 1999-04-16 | 2002-09-10 | Nec Corporation | Semiconductor devices including a switch mounted thereon and a module loaded with the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6018094A (ja) * | 1983-07-12 | 1985-01-30 | Nec Corp | 通話路スイツチ制御方式 |
-
1990
- 1990-12-10 JP JP2401188A patent/JPH04213293A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6018094A (ja) * | 1983-07-12 | 1985-01-30 | Nec Corp | 通話路スイツチ制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6448849B1 (en) | 1999-04-16 | 2002-09-10 | Nec Corporation | Semiconductor devices including a switch mounted thereon and a module loaded with the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980106 |