JPH04212548A - バーストおよび非バーストデータルータ - Google Patents

バーストおよび非バーストデータルータ

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JPH04212548A
JPH04212548A JP3002726A JP272691A JPH04212548A JP H04212548 A JPH04212548 A JP H04212548A JP 3002726 A JP3002726 A JP 3002726A JP 272691 A JP272691 A JP 272691A JP H04212548 A JPH04212548 A JP H04212548A
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JP
Japan
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data
input data
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burst
output
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JP3002726A
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Inventor
Brian A Clebowicz
ブライアン・エー・クレボウイッツ
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Raytheon Co
Original Assignee
Hughes Aircraft Co
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/102—Packet switching elements characterised by the switching fabric construction using shared medium, e.g. bus or ring
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/30—Peripheral units, e.g. input or output ports
    • H04L49/3018—Input queuing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/30—Peripheral units, e.g. input or output ports
    • H04L49/3027—Output queuing

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は通信システムに関する。 特に、本発明はデータルートシステムに関する。
【０００２】本発明はここでは特定の適用に対する例示
的実施例を参照して説明されているが、本発明はそれに
限定されるものではないことが理解されるべきである。 当業者は、本発明の技術的範囲内において付加的な修正
、適用および実施例、並びに本発明が最も有効な付加的
な分野を認識するであろう。
【０００３】
【従来の技術】データルータシステムは入力チャンネル
から適切な出力チャンネルにデータをルートする。デー
タはバーストされた、または非バーストされた入力およ
び出力である。バーストされたデータに対して、典型的
に入来した全バーストはバーストデータのフレームを形
成する多数のバーストと同時に始まり終了する。非バー
ストされたデータに対して、データは典型的にバースト
境界で必ず始まるか、もしくは終了すると限らないデー
タのパケットを形成する。例えば、ある衛星用のための
データルートシステムはバーストおよび非バーストされ
たデータをルートしてフォーマットする能力を必要とす
る。
【０００４】
【発明が解決しようとする課題】バーストされたデータ
を処理する多数の通常のデータルータ、特に安全な通信
のために構成されたものは、入来するデータバーストの
オーダーを時間デシャッフルし、出て行くデータバース
トのオーダーを時間シャッフルする能力を必要とする。 さらに、出力バッファは適切なバースト速度およびバー
スト寸法を得るために出力データをフォーマットしなけ
ればならない。バーストされたデータを処理するデータ
ルータシステムのための通常の方法は各入力チャンネル
に１つの入力フレームバッファを、および各出力チャン
ネルに２つの出力フレームバッファを割当て、並びにデ
ータシャッフルのために１つの出力フレームバッファを
、およびデータフォーマットのために１つの出力フレー
ムバッファを割当てることである。したがって、通常の
設計において、各付加された入力チャンネルに対して１
つの付加的なフレームバッファが要求され、各付加され
た出力チャンネルに対して２つの付加的なフレームバッ
ファが必要である。これは、このような付加的なメモリ
がシステムの重量、寸法および電力要求を著しく増大さ
せるためフレーム寸法または入力／出力チャンネルの数
が増えた場合に極めて高価になる。衛星システムに関し
て、これらのミッション基準パラメータは高価な衛星製
造および発射費用を最小にするために制限されなければ
ならない。
【０００５】したがって、入力データデシャッフルおよ
び出力データフォーマットおよびシャッフルのために現
在のデータルータシステムよりも必要とするメモリが少
ないバーストデータ用データルータシステムが技術的に
必要とされている。この要求は、Ｂ．Ｃｌｅｂｏｗｉｃ
ｚ氏他により出願された米国特許出願において述べられ
ており、ここでは１入力チャンネル当り１入力バースト
バッファおよび１出力チャンネル当り１出力フレームバ
ッファだけが必要である。しかしながら、いくつかのデ
ータルータシステムにはバーストおよび非バーストデー
タの両者を処理する能力が必要であるため、バーストさ
れた入力データデシャッフル並びに出力データフォーマ
ットおよびシャッフルのための少ないメモリを必要とし
、非バーストデータもまた処理する能力を備えたデータ
ルータシステムが付加的に技術的に要求されている。さ
らに、入力バーストが時間整列されないバーストデータ
を処理することができるデータルータが技術的に必要と
されている。
【０００６】
【課題を解決するための手段】上記のような技術的必要
性は本発明のバーストおよび非バーストデータルータに
より解決される。本発明は入力データのデシャッフル並
びに出力データのフォーマットおよびシャッフルを行い
、１入力チャンネル当り１入力バッファおよび１出力チ
ャンネル当り１フレームバッファだけを使用してバース
トおよび非バースト入力および出力データの両者により
動作するデータルータを提供するものである。ルータは
入力データを受信する入力チャンネルと、入力データを
蓄積する入力バーストバッファと、入力データ蓄積情報
を提供する入力アドレス制御装置と、デシャッフルされ
たオーダーで入力データを蓄積してフォーマットされシ
ャッフルされた出力データを提供する出力フレームバッ
ファと、出力データを送信する出力チャンネルと、ルー
タの動作を制御するルータ制御装置とを含む。データル
ータの有効な構造は、時間整列された境界を持たないデ
ータのバーストおよびパケット両者の入力および出力を
提供する。
【０００７】
【実施例】以下、本発明の有効な技術を明らかにするた
めに添付図面を参照して説明的な実施例および例示的な
適用を示す。一般に、バスベースおよびその他のタイプ
のバーストデータルータはルーティングを行うために全
入力バーストの固定期間を利用する。図１はバーストベ
ース入力チャンネルを備えたデータルータ用の典型的な
入力を示す。図１に示されているように、全てのチャン
ネルから入来したバーストは全て固定された長さを有し
、バースト期間として知られているこの時間期間と同時
に始まって終了する。一般に、１バーストまたはバース
ト群は１利用者に割当てられ、全てのバーストは単一チ
ャンネルまたはチャンネル群であってもよい目的地にル
ートされる。これは１バースト期間の最後において全て
の入力バッファがバースト全体を含むために都合がよく
、データの各バーストは適切な目的地にルートされる。 バースト期間およびバースト期間の間の任意の関連した
ガード時間を含む時間期間は典型的にルーティングサイ
クルとして知られている。
【０００８】図２はバーストベースおよび非バーストベ
ースの入力チャンネルの両者を備えたデータルータ用の
典型的な入力を示す。非バーストデータは典型的にバー
スト境界で開始または終了しないビットのパケットから
構成される。したがって、バースト期間の最後において
、非バーストチャンネルの入力バッファは１つ以上のデ
ータパケットの部分を含み、各部分は異なる目的地にル
ートされることが必要である。適切な目的地に各データ
パケットをルートするためにデータルータは非バースト
データの可変的な境界のトラックを保持し、ルーティン
グサイクル中にデータの目的地を変更しなければならな
い。
【０００９】図３は、本発明の技術にしたがって構成さ
れたバーストおよび非バーストデータルータ１０の説明
的な実施例のブロック図を示す。ルータ１０はＢ．Ｃｌ
ｅｂｏｗｉｃｚ氏他により出願された米国特許出願の有
効な内容を含んでいる。この内容は、バースト入力デー
タをデシャッフルし、バースト出力データをフォーマッ
トしシャッフルするために従来技術のルータより少ない
メモリを使用するルータを示している。本発明は、通常
のルータより少ないメモリを使用し、バーストおよび非
バーストデータの両者を処理するバーストおよび非バー
ストデータルータ１０を提供するものである。ルータ１
０は１入力チャンネル１６当り１つの入力バッファ１４
および１つの入力アドレス制御装置１５、データバス１
８、ルータ制御装置２０および１出力チャンネル２６当
り１つの出力フレームバッファ２３を含む。ルータ１０
はバースト期間中に関連した入力バッファ１４における
適切な入力チャンネル１６から受信された各入力バース
トデータまたは非バーストデータを最初に蓄積し、ルー
ティングサイクルの最後にデータバス１８を介して適切
な出力フレームバッファ２３にこのデータを送信するこ
とによってルータ制御装置２０の制御の下に動作する。 入力データは時間デシャッフルされフォーマットされた
オーダーで出力フレームバッファ２３に蓄積される。入
力アドレス制御装置１５は、第１のルーティングサイク
ルで完成されなかった非バーストデータの蓄積を行わせ
るために次のルーティングサイクルで出力フレームバッ
ファ２３にアドレスオフセットを供給する。蓄積が完了
すると、バーストおよび非バーストデータは適切な出力
チャンネル２６で伝送するために時間シャッフルされフ
ォーマットされたオーダーで出力フレームバッファ２３
から読取られる。
【００１０】ルータ１０の構成中に利用者はデータの各
バーストおよびパケット、このデータに対する適切な出
力フレームバッファ２３における蓄積位置およびデータ
入力および出力速度のために入力チャンネル１６を指示
することを含めてルータ制御装置２０をプログラムする
。ルータ制御装置２０は、本発明の技術的範囲を逸脱せ
ずにシーケンサベース制御装置またはその他のタイプの
回路により構成されてもよい。したがって、ルータ１０
の動作期間中に制御装置２０は、入力バーストおよび非
バーストパケットが入力バッファ１４によって入力チャ
ンネル１６から受信され、構成中に保存される出力フレ
ームバッファの２３個のメモリ位置において蓄積され、
出力チャンネル２６で送信されるように適切なタイミン
グ信号を供給する。当業者は、顧客の“ブラックボック
ス”が特定された適用に対して必要に応じてデータのデ
シャッフルおよびシャッフルを制御するために情報を制
御装置２０に供給するために使用されてもよいことを認
識するであろう。
【００１１】図４は本発明のルータ１０の入力アドレス
制御装置１５のブロック図を示す。制御装置１５はパケ
ット長データメモリ４０、オフセットカウンタ４２およ
びパケットカウンタ４４を含む。パケット長データメモ
リ４０はランダムアクセスメモリ（ＲＡＭ）またはその
他のメモリ装置によって構成されてもよく、オフセット
カウンタ４２およびパケットカウンタ４４は共に本発明
の技術的範囲を逸脱せずにカウンタまたはその他の回路
によって構成されてもよい。ルータ１０の構成中にパケ
ット／バースト長は制御装置２０によって提供され、パ
ケット長データメモリ４０に蓄積され、パケット／バー
スト数は制御装置２０によりパケットカウンタ４４に与
えられる。動作中、オフセットカウンタ４２は、制御装
置２０により与えられたビットクロック入力信号上の転
移をカウントすることによって各ビットが入力バッファ
１４によって受信された後インクレメントする。オフセ
ットカウンタ４２がパケット長データメモリ４０によっ
て与えられた現在のパケット／バースト長に達したとき
、パケットカウンタ４４に送られたロールオーバー信号
上で転移が生じる。パケットカウンタ４４は、現在のパ
ケット／バースト長が新しい値に変化するようにパケッ
ト長データメモリ４０に与えられる現在のパケット／バ
ースト数をインクレメントする。パケットカウンタ４４
がロールオーバーしたとき、カウンタ４４はゼロにリセ
ットして、新しい入力フレームがパケットゼロによりス
タートし始める。
【００１２】オフセットカウンタ４２は出力としてオフ
セット値を供給し、パケットカウンタ４４は出力として
現在のパケット／バースト数を供給する。バースト蓄積
の場合、全バーストは必ず１バースト期間に蓄積される
ため、バースト期間の最後ではオフセット値は常にゼロ
である。しかしながら、パケット全体がバースト期間中
に蓄積されない場合、非バースト蓄積に対するバースト
期間の最後においてオフセット値はゼロではない。代わ
りに、オフセット値はパケットデータの蓄積がオフ状態
の箇所を示す。したがって、オフセットおよび現在のパ
ケット／バースト数は以下詳細に説明するように出力フ
レームバッファ２３の適切な位置における入力データの
蓄積を行うために出力フレームバッファ２３によって使
用されることができる。
【００１３】図５は本発明のルータ１０の出力フレーム
バッファ２３のブロック図を示す。出力フレームバッフ
ァ２３は検索表３０、メモリバッファ３２および加算器
３４を含む。 好ましい実施例において、検索表３０はＲＡＭである。 当業者は、読取り専用メモリ（ＲＯＭ）またはその他の
タイプの蓄積装置が本発明の技術的範囲を逸脱せずに検
索表３０に対して利用されてもよいことを認識するであ
ろう。メモリバッファ３２は本発明の技術的範囲を逸脱
せずにＲＡＭまたはその他のタイプの蓄積装置により構
成されてもよい。また、加算器３４は本発明の技術的範
囲を逸脱しないディスクリートな加算回路またはプロセ
ッサベース加算器であってもよい。入力バーストおよび
非バーストデータは、メモリバッファ３２によりデータ
バス１８から受信され、デシャッフルされたオーダーで
メモリバッファ３２に蓄積される。加算器３４は検索表
３０およびオフセットカウンタ４２によって与えられた
オフセット値からスターティングメモリバッファアドレ
スの合計としてメモリバッファ３２に蓄積メモリバッフ
ァアドレスを供給する。データを出力するために、検索
表３０は出力データのためにシャッフルされたオーダー
に対応したスターティングメモリバッファアドレスを提
供する。ルータ制御装置２０は適切なスターティングメ
モリバッファアドレスにより検索表３０の負荷を制御し
、適切なフォーマットでバーストおよび非バーストデー
タを入力および出力するために適切なタイミングを与え
る。
【００１４】メモリバッファ３２におけるバーストまた
は非バーストデータの蓄積のために、ルータ制御装置２
０によって与えられたチャンネル数およびパケットカウ
ンタ４４によって与えられたパケット／バースト数は検
索表３０に入力され、入力データの蓄積のために適切な
スターティングメモリバッファアドレスを提供する。オ
フセットカウンタ４４によって与えられたオフセット値
は、メモリバッファ３２に蓄積メモリバッファアドレス
を提供するために加算器３６によってスターティングメ
モリバッファアドレスに加算される。バーストまたは非
バーストデータのいずれかの蓄積のスタートのために、
オフセット値はゼロであり、スタートしたメモリバッフ
ァアドレスでメモリバッファ中で蓄積が開始する。しか
しながら、全パケットがバースト中に蓄積されなかった
非バーストデータに対して、オフセット値は次のルーテ
ィングサイクル中に非バーストデータの蓄積を回復する
ために適切なオフセットを行う。ルーティングサイクル
中パケットの最後に達した場合、現在のパケット／バー
スト数は次のパケット数を自動的にインクレメントし、
オフセットカウンタ４４は値をゼロにリセットする。し
たがって、適切なスターティングメモリバッファアドレ
スで蓄積された次のパケットからのデータにより蓄積が
連続される。当業者はメモリバッファ３２に与えられた
蓄積メモリバッファアドレスがメモリバッファ３２にデ
ータの各ビットを蓄積するようにアドレスを与えるため
に使用されるか、或いはそれが本発明の技術的範囲を逸
脱することなくメモリバッファ３２または次のアドレス
を提供する他の回路による各ルーティングサイクルの開
始時にスターティングアドレスだけを提供するために使
用されてもよいことを認識するであろう。
【００１５】以上、本発明はここにおいて特定の適用に
対する特定の実施例を参照して説明されている。当業者
は本発明の技術的範囲内において付加的な修正、適用お
よび実施例を認識するであろう。例えば、当業者は特定
の適用に必要な数の入力チャンネル１６および出力チャ
ンネル２６を備えたデータルータ１０を構成してもよい
。さらに、ルータ制御装置２０の構造は本発明の技術的
範囲を逸脱することなく特定の適用に対して適切なバー
スト寸法およびデータ速度を提供することを含めて入力
および出力データのデシャッフル、フォーマットおよび
シャッフルを行ってもよい。本発明のバーストおよび非
バーストデータルータ１０は衛星通信だけでなく、その
他のタイプの通信システムにおいても使用され得ること
が明らかである。
【００１６】したがって、本発明は添付された特許請求
の範囲により本発明の技術的範囲内の任意および全ての
このような適用、修正および実施例をカバーされるもの
である。
【図面の簡単な説明】
【図１】バーストベース入力チャンネルを備えたデータ
ルータ用の典型的な入力。
【図２】バーストおよび非バーストベース入力チャンネ
ルの両方を備えたデータルータ用の典型的な入力。
【図３】本発明の技術にしたがって構成されたバースト
および非バーストデータルータの説明的な実施例のブロ
ック図。
【図４】本発明のバーストおよび非バーストデータルー
タの入力アドレス制御装置のブロック図。
【図５】本発明のバーストおよび非バーストデータルー
タの出力フレームバッファのブロック図。
【符号の説明】
１０…データルータ、１５…入力アドレス制御装置、１
６…入力チャンネル、１８…データバス、２０…ルータ
制御装置、２６…出力チャンネル、３０…検索表、３２
…メモリバッファ、３６…加算器、４０…パケット長デ
ータメモリ、４２…オフセットカウンタ、４４…パケッ
トカウンタ。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】　　バーストまたは非バーストのいずれか
    を行われた入力データを受信し、出力データを送信し、
    入力データのデシャッフルを行い、出力データのフォー
    マットおよびシャッフルを行うデータルータにおいて、
    前記入力データを受信する入力チャンネル手段と、前記
    入力データが前記入力チャンネル手段から受信されたと
    きに前記入力データを蓄積する入力バッファ手段と、入
    力データ蓄積情報を提供する入力アドレス制御手段と、
    前記入力バッファ手段から前記入力データを受信し、デ
    シャッフルされたオーダーで前記入力データを蓄積し、
    前記出力データを提供するために前記入力データをフォ
    ーマットしてシャッフルする出力バッファ手段と、前記
    出力データを送信する出力チャンネル手段と、前記デー
    タルータの動作を制御する制御手段とを具備しているこ
    とを特徴とするデータルータ。
  2. 【請求項２】　　前記アドレス制御手段は前記入力デー
    タの各パケットまたはバースト中のビットの数を蓄積す
    るパケット長メモリ手段と、蓄積されている現在のビッ
    ト数を表すオフセットカウントを提供するようにバース
    トメモリ中に蓄積されるときに前記入力データの各ビッ
    トをカウントするオフセットカウンタ手段と、蓄積され
    ている現在のパケットまたはバーストを表す現在のパケ
    ット／バースト数を提供するように前記バーストバッフ
    ァ中に蓄積されるときに前記入力データのパケットおよ
    びバーストの数をカウントするパケットカウント手段と
    を具備している請求項１記載のデータルータ。
  3. 【請求項３】　　前記パケット長メモリ手段は、前記バ
    ーストメモリ中に現在蓄積されている前記入力データ中
    のビットの合計数を前記オフセットカウンタ手段に与え
    る手段を具備している請求項２記載のデータルータ。
  4. 【請求項４】　　前記オフセットカウンタ手段は、前記
    入力データ中のビットの前記合計数が前記バーストバッ
    ファ中に蓄積されたときにロールオーバー信号を供給す
    る手段を具備している請求項２記載のデータルータ。
  5. 【請求項５】　　前記パケットカウンタ手段は前記バー
    ストバッファ中に蓄積された前記入力データのパケット
    またはバーストの前記数をカウントするために前記ロー
    ルオーバー信号を使用する手段を具備している請求項２
    記載のデータルータ。
  6. 【請求項６】　　前記出力バッファ手段は前記入力デー
    タを蓄積するフレームメモリ手段と、前記入力データの
    蓄積用のスターティングアドレスを提供する検索表手段
    と、前記フレームメモリ手段に蓄積アドレスを与えるた
    めに前記オフセットカウントに前記スターティングアド
    レスを加算する加算手段とを具備している請求項２記載
    のデータルータ。
  7. 【請求項７】　　前記検索表手段は検索表である請求項
    ６記載のデータルータ。
  8. 【請求項８】　　前記検索表手段は前記入力データのデ
    シャッフルのために前記入力データ用のデシャッフルさ
    れたオーダーに対応した前記スターティングアドレスを
    提供する手段と、前記出力データをフォーマットしシャ
    ッフルするために前記出力データ用のフォーマットされ
    シャッフルされたオーダーに対応した前記スターティン
    グアドレスを提供する手段とを具備している請求項６記
    載のデータルータ。
  9. 【請求項９】　　前記制御手段はシーケンサベースの制
    御装置である請求項１記載のデータルータ。
  10. 【請求項１０】　　前記制御手段は適切な出力データバ
    ースト寸法および出力データ送信速度を提供することを
    含む前記出力データの前記フォーマットを制御するため
    に前記出力バッファ手段にタイミング信号を供給する手
    段を具備している請求項１記載のデータルータ。
  11. 【請求項１１】　　前記制御手段は前記スターティング
    アドレスにより前記検索表手段を負荷する手段を具備し
    ている請求項８記載のデータルータ。
  12. 【請求項１２】　　前記制御手段は前記入力データの前
    記デシャッフルおよび前記出力データの前記シャッフル
    およびフォーマットを制御するために“ブラックボック
    ス”から信号を受信する手段を具備している請求項１記
    載のデータルータ。
  13. 【請求項１３】　　バーストまたは非バーストのいずれ
    かを行われた入力データを受信し、出力データを送信し
    、入力データのデシャッフルを行い、出力データのフォ
    ーマットおよびシャッフルを行うデータルータにおいて
    、前記入力データを受信する入力チャンネル手段と、前
    記入力データが前記入力チャンネル手段により受信され
    たときに前記入力データを蓄積する入力バッファ手段と
    、入力データ蓄積情報を提供し、前記入力データの各パ
    ケットまたはバースト中にビットの数を蓄積するパケッ
    ト長メモリ手段と、蓄積されている現在のビット数を表
    すオフセットカウントを提供するようにバーストメモリ
    中に蓄積されるときに前記入力データの各ビットをカウ
    ントするオフセットカウンタ手段と、蓄積されている現
    在のパケットまたはバーストを表す現在のパケット／バ
    ースト数を提供するように前記バーストバッファ中に蓄
    積されるときに前記入力データのパケットおよびバース
    トの数をカウントするパケットカウント手段とを備えた
    入力アドレス制御手段と、前記入力バッファ手段から前
    記入力データを受信し、デシャッフルされたオーダーで
    前記入力データを蓄積し、前記出力データを提供するた
    めに前記入力データをフォーマットしてシャッフルし、
    前記入力データを蓄積するフレームメモリ手段と、前記
    入力データの蓄積用のスターティングアドレスを提供す
    る検索表手段と、前記フレームメモリ手段に蓄積アドレ
    スを与えるために前記オフセットカウントに前記スター
    ティングアドレスを加算する加算手段とを備えている出
    力バッファ手段と、前記出力データを送信する出力チャ
    ンネル手段と、データルータの動作を制御する制御手段
    とを具備しているデータルータ。
  14. 【請求項１４】　　バーストされた入力データまたは入
    力データの非バーストされたパケットのデシャッフル並
    びにバーストされた出力データおよび出力データの非バ
    ーストされたパケットのシャッフルおよびフォーマット
    を行うためにデータをルーティング方法において、（ａ
    ）少なくとも１つの入力チャンネルから入力データを受
    信し、 （ｂ）バッファ中に前記入力データを蓄積し、（ｃ）蓄
    積されている入力データの現在のビットを表すオフセッ
    トカウントを提供し、 （ｄ）現在蓄積されている前記入力データのパケットま
    たはバーストの数を表す現在のパケット／バースト数を
    提供し、 （ｅ）前記入力データの各パケットまたはバースト用の
    デシッャッフルされフォーマットされたアドレスに対応
    したスターティングアドレスを提供し、（ｆ）前記入力
    データをデシャッフルしフォーマットするために前記入
    力データの各ビットが前記フレームメモリ中でどこに蓄
    積されるべきかを示す蓄積アドレスを与えるために前記
    オフセットカウントに前記スターティングアドレスを加
    算し、 （ｇ）前記蓄積アドレスにしたがって前記フレームメモ
    リ中に前記入力データを蓄積し、 （ｈ）前記出力データのシャッフルを行うために前記フ
    レームメモリから読取られるべき前記出力データの各バ
    ーストまたはパケット用のスターティングアドレスを表
    すためにシャッフルされたスターティングアドレスを提
    供し、 （ｉ）前記シャッフルされたスターティングアドレスに
    したがってシャッフルされたオーダーで前記フレームメ
    モリから前記出力データを読取り、 （ｊ）少なくとも１つの出力チャンネルで前記出力デー
    タを送信するステップを含んでいる方法。
  15. 【請求項１５】　　各入力データおよび出力データに対
    する適切なデータ速度およびバーストまたはパケット寸
    法を提供するステップを含む請求項１４記載の方法。
JP3002726A 1990-01-16 1991-01-14 バーストおよび非バーストデータルータ Pending JPH04212548A (ja)

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