JPH04207969A - スイッチング電源装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スイッチング電源装置に関し、特にその破壊
を防止する安全手段を備えたスイッチング電源装置に関
する。

〔従来の技術〕

静電潜像技術により普通紙上に画像を形成するプリンタ
、複写機などの画像形成装置においては、帯電、現像、
転写および分離等の各プロセスそれぞれに対応した高電
圧を、各々所定の時間供給することが必要である。

一般に、これら各種の高圧電源装置として、例えば安定
化された恥動用ＤＣ電源（２４Ｖ）・からのＤＣ電力を
高電圧ＤＣ電力に変換するために、小型軽量で低コスト
なスイッチング電源装置であるＤＣ−ＤＣコンバータが
広く使用され、これらＤＣ−ＤＣコンバータのスイッチ
ング素子としてパワーＭＯ５−ＦＥＴ　（酸化金属半導
体の電界効果トランジスタ）が多用されている。

Ｍ　ＯＳ型トランジスタは優れた性能を有しているが脆
い性質があり、特に定格を超えた電圧や電流が印加され
ると一瞬にして破損して了う欠点がある。

そのために、コントローラ（プロセス制御ユニット）か
らの駆動パルスにより駆動されるＤＣ−ＤＣコンバータ
からなる高圧電源装置として例えば特開昭６２−２３６
３６１号公報に示されたように、高圧出力からの帰還電
圧をＡＤ変換した電圧信号が正常であるか否かを判定す
ることにより、高圧電源装置の保護を行なう提案があっ
た。

また１例えば特開昭６４−８９９６１号公報に示された
ように、スイッチング素子に流れる電流を検出してスイ
ッチング素子をオフにする提案もあった。

〔発明が解決しようとする課題〕

しかしながら、前者の提案はコントローラ内のマイクロ
コンピュータが正常に動作していることが前提であって
、例えば外来ノイズなどにより、マイクロコンピュータ
そのものが暴走してしまうと、駆動パルスが不安定にな
り、スイッチング素子のデユーティが異常に大きくなっ
てトランスの焼損やスイッチング素子の破損などの事故
が発生することがある。

また、後者の提案は、正常な状態でもスイッチング素子
のオン・オフ時に発生する過渡的なピーク電流と異常時
の過大電流との区別が困難で正確な動作が期待し難く、
電流検出のためにスイッチング素子と直列に設ける抵抗
による電力損呂も無視出来ない。

さらに、何れの提案も、異常が発生した結果としての出
力電圧あるいは過電流を検出している。

しかしながら、既に説明したようにＭＯ５型トランジス
タは、過大な電流が流れたり、個々の素子により異なる
成る閾値（定格値はそれより低めに設定されている）を
超えた電圧が印加されると一瞬にして回復不能な破損に
つながる。

したがって、結果を検出して保護手段を作動させるので
はなく、異常が発生する恐れがある徴候を捉えて未然に
保護手段を作動させることが望ましい。

例えば、スイッチング素子のオン時間すなわちデユーテ
ィが所定値を超えて大きくなりトランスが磁気飽和する
と、スイッチング素子の負荷が０に近くなるため急激に
過大な電流が流れる。

特に、高圧電源装置の場合、スイッチング素子オンの時
は２次側に電流を流さずに磁気エネルギとしてトランス
内に貯え、オフの時に２１Ｆ、側から電流として取高す
フライバックトランスが使われているから、磁気飽和が
発生し易い。

この発明は上記の点に鑑みてなされたものであり、ノイ
ズなどによりスイッチング素子を駆動する駆動パルスが
不安定になっても、トランスの焼損やスイッチング素子
の破損を完全に防止するスイッチング電源装置を提供す
ることを目的とする。

〔課題を解決するための手段〕

この発明は、上記の目的を達成するため、出力に応じて
パルス幅変調された駆動パルスにより駆動されるスイッ
チング素子を備えたスイッチング電源装置において、ス
イッチング素子のオンに対応する駆動パルスのレベルの
時間を検出するチューティ検出手段と、そのデユーティ
検出手段が検出したレベルの時間が所定値を超えた時に
スイッチング素子をオフにする保護スイッチ手段とを設
けたものである。

また、デユーティ検出手段を、駆動パルスのオン・オフ
毎に充放電を繰返す充放電回路により構成するとよい。

〔作　用〕

このように構成したスイッチング電源装置は、デユーテ
ィ検出手段がスイッチング素子のオンに対応する駆動パ
ルスのレベルの時間を検出し、そのレベルの時間が所定
値を超えると、保護スイッチ手段がスイッチング素子を
オフにするから流れる電流が遮断され、スイッチング電
源装置の回復不能な事故を未然に防止する。

また、デユーティ検出手段を、駆動パルスのオン・オフ
毎に充放電を繰返す充放電回路により構成すれば、駆動
パルスが不安定になるようなノイズがあっても保護スイ
ッチ手段は安定に動作する。

Ｃ実施例〕 以下、この発明の一実施例を図面を参照して具体的に説
明する。

第２図は、この発明の一実施例である静電潜像方式の複
写機の概略構成図である。

この複写機はコントローラ１と、時計方向に回転する感
光体ドラム２０と、その周囲にそれぞれ配設されたメイ
ンチャージャ２１とその主高圧電源２２、光学系２３、
現像ユニット２４とそのバイアス電源２５、転写チャー
ジャ２６とその高圧電源２７、除電ランプ２８ならびに
画像を転写された用紙の搬送路の下流に配設された定着
ユニット２９により構成されている。

主高圧電源２２、高圧電源２７及びバイアス電源２５は
それぞれコントローラ１により制御されているスイッチ
ング電源装置であるＤＣ−ＤＣコンバータである。

感光体ドラム２０はメインチャージャ２１によってその
表面を一定の電位に帯電され、原稿からの光は光学系２
３を介して感光体ドラム２０上に結像され、そこに原稿
の静電潜像を形成する。

その静電潜像は、バイアス電源２５によってバイアスさ
れた現像ユニット２４によりトナー像に変換され、転写
チャージャ２６により用紙上に転写されたトナー像は、
定着ユニット２９で加圧・加熱されて用紙上に定着され
る。

トナー像を失なった感光体ドラム２０は、除電ランプ２
８によって残留電荷が取り除かれ、次の工程に入る。

メインチャージャ２１には主高圧電源２２から５〜６Ｋ
Ｖの高圧が印加され、コロナ放電により感光体ドラム２
０の表面を帯電する。

また、転写チャージャ２６には高圧電源２７から５〜６
ＫＶの高圧が印加され、コロナ放電により感光体ドラム
２０から用紙にトナー像を転写する。

さらに、現像ユニット２４にはバイアス電源２５から１
００〜５００Ｖのバイアス電圧が印加され、現像ユニッ
ト２４に対して適正な現像条件が設定される。

各高圧電源２２，２５．２７の出力は、温度。

原稿種類、経時変化等に対して常に最良の画像が得られ
るような値に調整されている。

さらに、コントローラ１は、各高圧電源の制御のみなら
ず、定着ユニット２９の温度制御、除電ランプ２８のオ
ン・オフ及び各センサの入力処理。

ソレノイドやモータのオン・オフ制御をも行なう。

第１図は、コントローラ１と、この発明の一実施例であ
るＤＣ−ＤＣコンバータ１０を示す回路図であり、以上
説明した主高圧電源２２．バイアス電源２５．高圧電源
２７は何れも同様な構成からなる。

コントローラ１は、ＭＰＵ　（マイクロコンピュータ）
２と、プログラマブルカウンタからなるタイマ３と、ク
ロックＣＬＫを８力する発振器４と、アンド回路５とか
ら構成されている。

また、ＤＣ−ＤＣコンバータ（以下単に「コンバータ」
ともいう）１０は、スイッチング素子であるパワーＭＯ
３型のＦＥＴＩＩと、その１訟巻線がＦＥＴＩ　１と直
列回路を形成してＤＣ２４Ｖの電源ムニ接続されている
フライバンク型の昇圧トランス１２と、ｊＥ　Ｔ　１１
のソース・ゲート間に並列に接続された保護スイッチ手
段であるトランジスタ１３及び高圧整流用のダイオード
Ｄ、抵抗Ｒ１〜Ｒ９，コンデンサＣ１〜Ｃ４とから構成
されている。

抵抗Ｒ１，Ｒ２は跣動パルスＰＷを分圧してＦＥＴＩ　
１のゲートに印加すると共に、抵抗Ｒ１は、ＦＥＴＩＩ
のオン時間が所定値を超えた時にオンになりＦＥＴＩＩ
のゲート電圧を下げて保護するトランジスタ１３の作用
を補助する。

抵抗Ｒ７〜Ｒ９とコンデンサＣ４とは、即動パルスＰＷ
のオン・オフ毎に充放電を繰返すことによりＦＥＴＩＩ
のオンに対応するレベルの時間すなわち乱動パルスのオ
ン時間を横比するデユーティ検出手段である充放電回路
を形成し、保護スイッチ手段であるトランジスタ１３と
共に保護回路１４を構成する。

ＦＥＴＩ　ｌのソース・トレイン間に並列に接続された
抵抗Ｒ３，コンデンサＣ１からなる直列回路は、ＦＥＴ
ＩＩのオン・オフ時に発生するサージを吸収するスナバ
回路である。昇圧トランス１２の２次巻線に接続された
ダイオードＤとコンデンサＣ２は昇圧された高圧の整流
平滑回路を構成する。抵抗Ｒ６はコンデンサＣ２から出
力される高圧を負荷に供給するラインがショート又は異
常放電を生じた時にコンバータ１０を保護する保護抵抗
である。また、抵抗Ｒ４，Ｒ５はコンバータ１ｏの出力
電圧を分圧し電圧信号ＦＶとしてコントローラ１のＭＰ
Ｕ２にフィードバックする分圧器、コンデンサＣ３はそ
のフィードバックラインの高周波インピーダンスを下げ
て、ＦＥＴＩＩのスイッチングノイズや外来ノイズが電
圧信号ＦＶに重畳することを防止する。

コントローラ１を構成する各回路素子２〜５には、それ
ぞれ安定化された制御用電源からＤＣ５■が供給されて
いる。

ＭＰＵ２とタイマ３との間は、互に出力端子ＷＲと入力
端子ＲＤとが結ばれ、必要な指令、データが通信される
。

プログラマブルカウンタからなるタイマ３は、Ｍ　Ｐ　
Ｕ　２から設定されたそれぞれスイッチングの周期とパ
ルス＠（オン時間）とに対応するカウント数ＰＩ、Ｐ２
に応じて、発振器４から入力端子ＣＬＫに入力する例え
ば８ＭＨｚのクロックＣＬＫをカウントし、所定の周期
とパルス幅をもつパルス信号を出力端子ＯＵＴからアン
ド回路５に出力する。

アンド回路５の他の入力端子は、ＭＰｔＪ２の出力ポー
トＰＦに接続されているから、その出力ポートＰＦがＬ
Ｌ　ＨＩＩの間は、タイマ３がら入力するパルス信号を
開動パルスＰＷとしてコンバータ１０に出力する。

例えば、設定されたカウント数Ｐｉ、Ｐ２をそれぞれ４
００，１６０とすれば、駆動パルスＰｗは５０μＳの周
期でパルス幅（オン時間）２０μｓ即ちデユーティ比４
０％になり、周期５０μｓは変らないが、パルス幅は電
圧信号ＦＶに応じて随時変化する。

コントローラ１からコンバータ１０に出力された駆動パ
ルスＰＷは、抵抗Ｒ１，Ｒ２により分圧されてＦＥＴＩ
Ｉのゲートに入力されるから、ＤＣ２４Ｖの駆動用電力
は昇圧トランス１２の１次巻線に接続されたＦ、Ｅ　Ｔ
　１１により駆動パルスＰＷに応じてオン・オフされ、
２次巻線には昇圧したパルスが誘起さ九、このパルスを
ダイオードＤ、コンデンサＣ２で整流平滑して直流高圧
電力が得られる。

この直流高圧電力の電圧が、抵抗Ｒ４，Ｒ５で分圧され
て、ＭＰＵ２に内蔵されているＡＤ変換器の入力端子Ａ
Ｎに入力される。

ＭＰＵ２は、入力端子ＡＮに入力する電圧信号ＦＶとそ
の目標値とから、次式によってカウント数Ｐ２（［１動
パルスＰＷのパルス幅）を比例演算する。

新Ｐ２＝旧Ｐ２＋比例定数×（目標値−出力値）この式
により比例演算された新しいＲ２がタイマ３に設定され
、タイマ３の出力端子ＯＵＴから修正されたパルス幅の
パルス信号がアンド回路５に出力される。

アンド回路５の他の入力端子には、ＭＰＵ２の出力ポー
トＰＦが接続されているので、コントローラ１からは、
コンバータ１０の出力タイミングに合わせて、所定のパ
ルス幅の恥動パルスＰＷが出力され、出力ポートＰＦが
ＩＩ　ＨＩＩの間だけコンバータ１０から負荷に所定電
圧の高圧電力が供給される。

しかしながら、ＭＰＵ２は外来ノイズなどで誤動作する
ことがあり、この複写機においては５〜６ＫＶの高圧電
力が使用されているので、特に正常なコロナ放電でない
異常なアーク放電が発生すると、それに伴うノイズでＭ
ＰＵ２が誤動作し易い傾向にある。

第９図は、保護回路１４がない従来のバイアス電源２５
を例として駆動パルスＰＷのパルス幅を決めるカウント
数Ｐ２と、コンバータ１０の１次側の入力電流ｌ１ｎ（
Ａ）及び２次側の出力電圧Ｖｏｕｔ（ＫＶ）との関係を
示す特性図である。

発振器４が出力するクロックＣＬＫは８　Ｍ　Ｈｚであ
るから、カウント数ＰＩ、Ｐ２を時間に換算すれば、時
間（μｓ）＝カウント数／８である６第９図から明らか
なように、Ｐ２＝２４０即ちパルス幅が３０μｓ近傍か
ら入力電流が急激に増加している。

これは昇圧トランス１２が磁気飽和してインダクタンス
が急に低下したためであり、さらにパルス幅を大きくす
ると、トランスの一次巻線の焼損やＦＥＴＩＩの破損等
の回復不能な事故に至る。

第１０図はカウント数Ｐ２（オン時間）を変えた時ＦＥ
ＴＩＩのドレイン・ソース間電圧Ｖ　Ｄ　Ｓの変化の例
を示す波形図であり、同図（Ａ）はＰ２＝２４０　（３
０μｓ）、同図（Ｂ）はＰ＝２８０（３５μＳ）の時の
電圧波形をそれぞれ示す。

第１０図（Ａ）、（Ｂ）から明らかなように、Ｐ２＝２
４０　（３０μｓ）の時のＶＤＳのピーク値は１１０■
であり、Ｐ２＝２８０　（３５μｓ）の時は２５０Ｖ近
傍まで達している。

この実験例におけるＦＥＴＩＩのＶＤＳの最大定格は２
００Ｖであるから、ピーク値１１０Ｖならば十分なマー
ジンが残っているが、ピーク値が２５０Ｖになると（実
験に使用したＦＥＴはたまたま破損しなかったが）、実
際の機器では使用中破損する恐れが極めて大きい。

第１図に示した実施例には、保護回路１４が設けられて
いるから、駆動パルスＰＷは抵抗Ｒ７゜Ｒ８で分圧され
たのち抵抗Ｒ９を介してコンデンサＣ４を充放電し、そ
の端子電圧はトランジスタ１３のベースに入力される。

保護回路１４において、コンデンサＣ４の充電電圧の収
斂値Ｖｍは、“Ｈ”レベルが５ｖである駆動パルスＰＷ
を抵抗Ｒ７，Ｒ８で分圧した値であるから、 Ｖ　ｍ　＝　５　Ｖ　Ｘ　Ｒ８／　（Ｒ７＋Ｒ８）であ
る。

また、抵抗Ｒ７，Ｒ８，Ｒ９とコンデンサＣ４とからな
り、駆動パルスＰＷがオンの時コンデンサＣ４が充電さ
れ、オフの時に放電することを繰返すデユーティ検出手
段である充放電回路の時定数では、雨宮好文著「パルス
回路の考え方」　（日刊工業新聞社発行）の第３６頁の
例題に示されたように、 τ＝Ｃ４Ｘ［Ｒ９＋Ｒ７ＸＲ８／（Ｒ７＋Ｒ８）］であ
る。

したがって、例えばＰ２＝２４０　（３’Ｏμｓ）近傍
からトランジスタ１３が導通し始めてＦＥＴ１１のゲー
ト電圧、従ってドレイン・ソース間に流れる電流を抑制
し、さらにオン時間が長くなればＦＥＴＩＩのゲートが
完全にアースレベルに落ちて電流を遮断するように、抵
抗Ｒ７〜Ｒ９，コンデンサＣ４の常数を決定する。

第３図は、このようにして得られた保護回路１４を用い
たバイアス電圧２５の特性の一例を示す線図であり、縦
軸、横軸とも第９図に示した線図と同一である。

第３図と第９図とを比較すれば、その効果が一見して明
らかなように、Ｐ２＝２３０　（２９μＳ）近傍でコン
バータ１０の１次側の入力電流Ｉｉｎは抑制され始め、
２次側の出力電圧Ｖｏｕｔは０．８３　　ＫＶのピーク
値に達する。

それよりＲ２が増加しても入力電流Ｉｉｎは０．３Ａ以
下に抑制され、出力電圧Ｖｏｕｔは下降し始める。

さらにＲ２を増加すれば入力電流１ｉｎも下降し始め、
保護回路１４が有効に作動していることが分る。

第４図は、この実施例において入力電流Ｔｉｎが下降し
始めるＰ２＝２８０　（３５μｓ）とした時のＦＥＴＩ
Ｉのドレイン・ソース間電圧ＶＤＳの変化の一例を示す
電圧波形図であり、縦軸、横軸とも第１０図に示した線
図と同一である。

第４図から、駆動パルスＰＷのオン時間が３５μｓであ
るにも拘らず、保護回路１４の作動によって、ＦＥＴＩ
Ｉのオン時間は約２５μｓであり、電圧ＶＤＳも１００
Ｖ以下に抑えられていることが分る。

保護回路１４の効果は、第１０図と比較することにより
、第４図からも一見して明らかである。

第１図に示した実施例は、磁気飽和が発生し易いフライ
バックトランスを用いた高圧電源を示したものである。

一般に、バイアス用やコロナ放電用に使われる高圧電源
は、出力電圧は高いが電力は僅少なものが多く、従って
トランスの１次側電流もそれほど大きくないから、スイ
ッチング素子はマージンに余裕のあるものを使うことが
出来る。

しかしながら、電圧は中程度であるが電力を要するスイ
ッチング電源例えば電池を電源として蛍光灯を点灯させ
るＤＣ−ＡＣインバータや、低電圧であっても大電流を
要求されるＤＣ−ＤＣコンバータ等のように、１次側電
流が大きく流れ、その大電流をスイッチングするスイッ
チング素子の場合は、大電力用パワーＦＥＴを使っても
マージン余裕が余りとれないことが少なくない。

保護回路１４では、オン時間を電圧信号に変換する充放
電回路の出力が所定値を超えたか否かを検出するのに、
トランジスタ１３のエミッタ・ベース間電圧特性を利用
したから回路構成が簡単で低コストであるが、閾値電圧
が低くジッタが生し易い。

したがって、マージン余裕が少ない場合は、より確実に
オン時間が所定値を超えたか否かを判定する必要がある
。

第５図及び第６図は、保護回路の他の実施例を示す回路
図であり、トランジスタ１５．抵抗Ｒ１１〜Ｒ１３，コ
ンデンサＣＩＯ及びトランジスタ１７．抵抗Ｒ１５〜Ｒ
１７，コンデンサＣ１ｌは、それぞれ第１図に示した第
１実施例の保護回路１４のトランジスタ１３．抵抗Ｒ７
〜Ｒ９，コンデンサＣ４に対応し、個々の説明は省略す
る。

第５図に示した第２実施例の保護回路１６は、コンデン
サＣＩＯの出力端子とトランジスタ１５のベースとの間
に直列に定電圧ダイオードＺＤを設けたものであり、抵
抗Ｒ１１、Ｒ１，２の比を変えてコンデンサＣＩＯの充
電電圧収斂値Ｖｍを上げると共に、定電圧ダイオードＺ
Ｄの挿入によりジッダを減少させ、オン時間が所定値を
超えたか否かの判定をより正確にすると同時に、オン時
間がさらに増した時の入力電流Ｔ　ｉ　ｎ　、出力電圧
Ｖ　ｏ　ｕ　ｔの降下をさらに急峻にしたものである。

第６図に示した第３実施例の保護回路ユ８は、コンデン
サＣ１ｌの出力端子とトランジスタ］７との間に、ＤＣ
５Ｖの電源電圧を抵抗Ｒ１８，可変抵抗Ｒ１９により分
圧して得られた参照電圧とコンデンサＣ１ｌの出力電圧
とを比較してトランジスタ１７のベースに出力するコン
パレータ１９を設けたものであり、第５図に示した保護
回路１６の各長所をさらに向上させると共に、閾値の調
整を極めて容易に行なうことが出来る。

以上説明した保護回路の第１乃至第３実施例は、回路図
から分るように、充放電回路の時定数は充放電とも等し
くなっている。

このバイアス電源の例では、平常時の出力電圧は１００
〜５００Ｖであり、パルス数Ｐ２は略８０を中心として
最大でも１３０程度、従ってデユーティ比は２０％を中
心として最大３２％であるから、オフ時間が長く実用上
十分に放電されている。

しかしながら、デユーティ比が比較的大きい所で常用さ
れる充放電回路であると、十分に放電し切れない場合が
ある。

二のような場合は、放電の時定数を充電の時定数に比ｌ
＼て小さく設定すればよい。

第７図及び第８図に示す第４及び第５実施例の保護回路
１６Ａ、１８Ａは、第５図及び第６図に示した保護回路
１６．１８にそれぞれ放電時定数を小さくするためのダ
イオードＤｉを加えたものであり、同一部分には同一符
号を付している。

すなわち、第５図及び第６図に示した回路の抵抗Ｒ１３
，Ｒ１７に並列に、放電時に作用する極性でダイオード
Ｄ１をそれぞれ接続する。

このようにすれば、充電時の時定数は変化せず、放電時
には放電電流が抵抗Ｒ１３，Ｒ１７をバイパスするから
、時定数が小さくなり、短かいオフ時間でもコンデンサ
ＣＩＯ，Ｃ１ｌは十分に放電する。

以上説明したように、デユーティ検出手段が、駆動パル
スのオン・オフ毎にアナログ的に充放電を繰返す充放電
回路により構成すれば、コントローラ１　（特にＭＰＵ
２）のようにデジタル的に即動パルスを形成するデジタ
ル回路が誤動作し易いピーク値および周波数成分が高い
ノイズに対しては、保護回路が正常に動作し、保護回路
が影響を受けやすいピーク値および周波数成分が低く持
続時間の長いノイズでは、デジタル回路に誤動作を生じ
ない。

したがって、この保護回路は極めて有効に動作する。

ＤＣ−ＤＣコンバータ１０のＦＥＴＩＩが、駆動パルス
が“Ｌ　ｕの時にオン、“ＨＩ＋の時にオフになるよう
な負論理構成になっている場合は、デユーティ検出手段
が駆動パルスのオフ時間を検出すればよいことはいうま
でもない。

以上説明したように、この発明によるデユーティ検出手
段と保護スイッチ手段とからなる保護回路は、駆動パル
スＰＷの異常により生した結果である出力電圧やスイッ
チング素子に流れる入力電流の異常を検出して保護手段
を作動させるのではなく、ＦＥＴＩＩのオン・オフを制
御する駆動パルスＰＷの１個１個のパルスのオン時間を
検出して、それが所定値を越えた時にスイッチング素子
を流れる電流を抑制あるいはオフすることにより、トラ
ンスの焼損やスイッチング素子のダウンにつながる原因
を未然に防止するから、極めて確実な保護手段である。

さらに、出力電圧や入力電流の異常を検出する結果検出
方式では、異常が検出されたら保護手段が作動したまま
になるか、保護手段が自動復帰するためには、異常が収
まったか否かに関係なく一定時間後に復帰して見て、異
常が続いていればまた作動することを繰返えすように構
成せざるを得ない。

この発明による保護手段は、駆動パルスがオンになって
いる間は作動し続け、オフになれば例えば放電時定数で
決まる（極めて短かい）時間後に自動復帰するから、デ
ジタル回路の誤動作による場合のように単発あるいは２
，３発の駆動パルスの異常で保護手段が作動しても、ス
イッチング電源装置の出力に及ぼす影響は皆無か、極め
て僅かなものである。

なお、実施例では高圧電源に適用される場合を主として
説明したが、この発明は実施例に限定されるものでなく
、低圧直流電源、ランプ用電源。

ヒータ用電源、蛍光灯用電源など駆動パルスで制御され
るＤＣ−ＤＣコンバータやＤＣ−ＡＣインバータ等の電
源にも適用することが出来る。

さらに、スイッチング素子としてＦＥＴを使用した例に
ついて説明したが、バイポーラ型トランジスタを使用す
ることも８来る。

〔発明の効果〕

以上説明したように、この発明によるスイッチング電源
装置は、ノイズなどによりスイッチング素子を駆動する
開動パルスが不安定になっても、トランスの焼損やスイ
ッチング素子の破損を完全に防止することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＤＣ−ＤＣコンバー
タを示す回路図、 第２図は同じくその静電潜像方式の複写機の一例を示す
概略構成図、 第３図は同しくその駆動パルスと入力電流及び出力電圧
の関係を示す特性図、 第４図は同しくそのＦＥＴに印加される電圧の一例を示
す波形図、 第５図及び第６図は保護回路の第２及び第３実施例を示
す回路図、 第７図は従来の電源装置における駆動パルスと入力電流
及び出力電圧の関係を示す特性図、第８図は同じくその
ＦＥＴに印加される電圧の一例を示す波形図である。 １０・・・ＤＣ−ＤＣコンバータ （スイッチング電源装置） １１・・・ＦＥＴ　（スイッチング素子）１２・・昇圧
トランス １３．１５．１７・・トランジスタ （保護スイッチ手段） １４．１６．１８・・・保護回路（デユーティ検出手段
と保護スイッチ手段） 第２図 第４図 Ｔ 第１０図 ０　　　　　　　　　　　’１１Ｕ、ｆ／　　　　　　
田にと〕−一一一一一一“　オフ　　　　　　　　τフ
第５図 第６図 第７図 ＦＥＴ１１＾ ↑ 第８図 手続補正書（方式） ％式％ １、事件の表示 特願平２−２０１３４１号 ２、発明の名称 スイッチング電源装置 ３、補正をする者 事件との関係　　特許出願人 東京都大田区中馬込１丁目３番６号 （６７４）　　株式会社　リ　コ　− ４、代　理　人　〒１７０（電話３９８６−２３８０）
東京都豊島区東池袋１丁目２０番地５ ７、補正の内容 明細書第２６頁第９行のｒ例を示す波形図である。」を
下記のとおり補正する。 記 例を示す波形図、 第９図は同じくその駆動パルスと入力電流及び出力電圧
の関係を示す特性図、 第１０図は同じくそのＦＥＴに印加される電圧の一例を
示す波形図である。

Claims (1)

1. 【特許請求の範囲】 １　出力に応じてパルス幅変調された駆動パルスにより
   駆動されるスイッチング素子を備えたスイッチング電源
   装置において、 前記スイッチング素子のオンに対応する駆動パルスのレ
   ベルの時間を検出するデューティ検出手段と、 そのデューティ検出手段が検出した前記レベルの時間が
   所定値を超えた時に、前記スイッチング素子をオフにす
   る保護スイッチ手段とを設けたことを特徴とするスイッ
   チング電源装置。 ２　請求項１記載のスイッチング電源装置において、 前記デューティ検出手段が、駆動パルスのオン・オフ毎
   に充放電を繰返す充放電回路からなることを特徴とする
   スイッチング電源装置。