JPH0420283B2 - - Google Patents
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- JPH0420283B2 JPH0420283B2 JP58160617A JP16061783A JPH0420283B2 JP H0420283 B2 JPH0420283 B2 JP H0420283B2 JP 58160617 A JP58160617 A JP 58160617A JP 16061783 A JP16061783 A JP 16061783A JP H0420283 B2 JPH0420283 B2 JP H0420283B2
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- capacitor
- switch
- pass filter
- capacitors
- electrode
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Links
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
本発明は、周波数領域高域通過電子フイルタに
関し、特に、集積回路のための正確なスイツチ
ト・キヤパシタ・フイルタに関する。
関し、特に、集積回路のための正確なスイツチ
ト・キヤパシタ・フイルタに関する。
公知の基本的な高域通過周波数領域フイルタが
第１図に示されている。この回路は、信号入力端
子IN、DC（直流）阻止コンデンサC1、抵抗Ｒ、
及び信号出力端子CUTを含み、この出力端子は
たとえば負フイードバツクアツプの加算節点に接
続される。参照記号Ｃは、これに異つた添数をつ
けて特定のコンデンサを識別するのに用いられる
とともに、コンデンサの容量値を示すのにも用い
られる。
第１図に示されている。この回路は、信号入力端
子IN、DC（直流）阻止コンデンサC1、抵抗Ｒ、
及び信号出力端子CUTを含み、この出力端子は
たとえば負フイードバツクアツプの加算節点に接
続される。参照記号Ｃは、これに異つた添数をつ
けて特定のコンデンサを識別するのに用いられる
とともに、コンデンサの容量値を示すのにも用い
られる。
超大規模MOS（金属酸化物シリコン）回路で
は、Ｒとして正確な抵抗を作つたり、あるいは抵
抗値の逆数に比例するコンデンサ値に製造過程の
変動中に作ることは一般に困難である。しかし、
抵抗Ｒは、重ならないスイツチングパルス列φ1
及びφ2によつて動作する１対のブレーク・ビフ
オー・メーク電子切換えスイツチS1及びS2によつ
て切換えられるコンデンサC2によつて置き代え
ることができ、その結果、第２図の構成のような
公知のスイツチト・キヤパシタ・フイルタにな
る。抵抗Ｒの抵抗値に対応するコンデンサC2の
値は１／C2fS）である。ただし、fSはスイツチン
グパルス列の周波数である。C1の容量を大きく
すると、フイルタの折点周波数が低くなる。フイ
ルタの折点周波数は、このフイルタの伝送特性曲
線が折れ曲る所の周波数である。
は、Ｒとして正確な抵抗を作つたり、あるいは抵
抗値の逆数に比例するコンデンサ値に製造過程の
変動中に作ることは一般に困難である。しかし、
抵抗Ｒは、重ならないスイツチングパルス列φ1
及びφ2によつて動作する１対のブレーク・ビフ
オー・メーク電子切換えスイツチS1及びS2によつ
て切換えられるコンデンサC2によつて置き代え
ることができ、その結果、第２図の構成のような
公知のスイツチト・キヤパシタ・フイルタにな
る。抵抗Ｒの抵抗値に対応するコンデンサC2の
値は１／C2fS）である。ただし、fSはスイツチン
グパルス列の周波数である。C1の容量を大きく
すると、フイルタの折点周波数が低くなる。フイ
ルタの折点周波数は、このフイルタの伝送特性曲
線が折れ曲る所の周波数である。
集積回路でのスイツチト・キヤパシタ・フイル
タの他の公知の例については、1980年にニユーヨ
ークのMc Graw−Hill Book Companyから出
版されたL.P.Huelsman及びP.E.Allen著の本
“Introduction to the Theory and Design of
Active Filtersの7.2節、360−378頁に記載されて
いる。
タの他の公知の例については、1980年にニユーヨ
ークのMc Graw−Hill Book Companyから出
版されたL.P.Huelsman及びP.E.Allen著の本
“Introduction to the Theory and Design of
Active Filtersの7.2節、360−378頁に記載されて
いる。
第２図に示したような形式のスイツチト・キヤ
パシタ・フイルタに付随する１つの問題点は、出
力駆動のために必要なコンデンサC2のある値と、
電子スイツチS1及びS2のスイツチングパルスの速
度とに対して、比較的低い折点周波数を得るため
には、比較的大きな容量のコンデンサC1が必要
なことである。これは、コンデンサC2の値の下
限が負荷回路の特性によつて決まつてしまうため
である。容量値の大きい素子を作るためには、集
積回路チツプ上の大きな面積を必要とする。さら
に、信号源に対して、C2を次電するすべての電
流の供給を要求すると、重大なコスト増につなが
る。
パシタ・フイルタに付随する１つの問題点は、出
力駆動のために必要なコンデンサC2のある値と、
電子スイツチS1及びS2のスイツチングパルスの速
度とに対して、比較的低い折点周波数を得るため
には、比較的大きな容量のコンデンサC1が必要
なことである。これは、コンデンサC2の値の下
限が負荷回路の特性によつて決まつてしまうため
である。容量値の大きい素子を作るためには、集
積回路チツプ上の大きな面積を必要とする。さら
に、信号源に対して、C2を次電するすべての電
流の供給を要求すると、重大なコスト増につなが
る。
他の問題は、第２図の点線で示した寄生容量
CXに関するものであり、この容量は従来技術の
回路ではコンデンサC2のスイツチS1側に存在す
る。この余分の容量のために、特性が電圧に依存
するようになり、重大な非線形伝送損失を引き起
こす。
CXに関するものであり、この容量は従来技術の
回路ではコンデンサC2のスイツチS1側に存在す
る。この余分の容量のために、特性が電圧に依存
するようになり、重大な非線形伝送損失を引き起
こす。
従来技術による構造においても、スイツチS1及
びS2のスイツチングパルスの周波数を下げること
によつて、低い折点周波数を得ることができる
が、主クロツク周波数を下げねばならないという
別の問題が発生する。
びS2のスイツチングパルスの周波数を下げること
によつて、低い折点周波数を得ることができる
が、主クロツク周波数を下げねばならないという
別の問題が発生する。
本発明に従つた二重スイツチ・キヤパシタ高域
通過フイルタは、出力コンデンサに充電電流を供
給するバツフア手段を含んでおり、これによつ
て、与えられたスイツチング周波数とトランスア
ドミタンスに対して所定の折点周波数が得られる
とともに、比較的小さな入力阻止コンデンサを使
用できる。またこのバツフアにより入力インピー
ダンスが増加して、入力回路は出力コンデンサか
ら分離されて電流の供給から開解される。
通過フイルタは、出力コンデンサに充電電流を供
給するバツフア手段を含んでおり、これによつ
て、与えられたスイツチング周波数とトランスア
ドミタンスに対して所定の折点周波数が得られる
とともに、比較的小さな入力阻止コンデンサを使
用できる。またこのバツフアにより入力インピー
ダンスが増加して、入力回路は出力コンデンサか
ら分離されて電流の供給から開解される。
第３図のフイルタ１０は、DC阻止コンデンサ
C1を含み、入力端子INへの入力信号を受信する。
阻止コンデンサC1の他端は、速度fSで動作するス
イツチS1を介してMOSバツフアトランジスタT1
のゲート電極に接続されている。バツフアトラン
ジスタT1のドレインは、安定化源VDDに接続され
ている。バツフアトランジスタT1のソースは、
デプレシヨンモードトランジスタT2として示さ
れている電流源に接続されており、トランジスタ
T2のソース及びゲートは負電圧源−VSSに接続さ
れている。出力コンデンサC2は、その一端がバ
ツフアトランジスタT1のソースに接続され、他
端が第２のスイツチS2を介して出力端子OUT1に
接続されている。ソースフオロワトランジスタ
T1は、デプレシヨンモード素子にするとDC電圧
レベルのシフトを実質的に避けられるという利点
があり、これによつて線形信号範囲を広げること
ができる。
C1を含み、入力端子INへの入力信号を受信する。
阻止コンデンサC1の他端は、速度fSで動作するス
イツチS1を介してMOSバツフアトランジスタT1
のゲート電極に接続されている。バツフアトラン
ジスタT1のドレインは、安定化源VDDに接続され
ている。バツフアトランジスタT1のソースは、
デプレシヨンモードトランジスタT2として示さ
れている電流源に接続されており、トランジスタ
T2のソース及びゲートは負電圧源−VSSに接続さ
れている。出力コンデンサC2は、その一端がバ
ツフアトランジスタT1のソースに接続され、他
端が第２のスイツチS2を介して出力端子OUT1に
接続されている。ソースフオロワトランジスタ
T1は、デプレシヨンモード素子にするとDC電圧
レベルのシフトを実質的に避けられるという利点
があり、これによつて線形信号範囲を広げること
ができる。
スイツチS1及びS2は、単極のブレーク・ビフオ
ー・メーク形切変えスイツチであり、種々の方法
によつてMOS FET（金属・酸化物・シリコン・
電解効果トランジスタ）素子を用いて構成でき、
重ならない別々のスイツチングパルス列φ1及び
φ2によつて動作する。図面中のすべてのスイツ
チS1及びS2は、そのφ1スイツチング位相の状態
にあるものとして図示されている。φ2位相状態
では、これらは反対の状態になる。
ー・メーク形切変えスイツチであり、種々の方法
によつてMOS FET（金属・酸化物・シリコン・
電解効果トランジスタ）素子を用いて構成でき、
重ならない別々のスイツチングパルス列φ1及び
φ2によつて動作する。図面中のすべてのスイツ
チS1及びS2は、そのφ1スイツチング位相の状態
にあるものとして図示されている。φ2位相状態
では、これらは反対の状態になる。
スイツチS1は、バツフアトランジスタT1のゲ
ートを、阻止コンデンサC1と信号アースとに交
互に接続する。第２のスイツチS2は、コンデンサ
C2の出力側を、OUT1端子と信号アースとに交互
に接続する。
ートを、阻止コンデンサC1と信号アースとに交
互に接続する。第２のスイツチS2は、コンデンサ
C2の出力側を、OUT1端子と信号アースとに交互
に接続する。
第３図の点線によつてコンデンサC3が示され
ているが、これはトランジスタT1のゲート・ド
レイン間容量と、スイツチS1の寄生容量との和を
示している。フイルタ１０の特に有利な点は、
C1を終端する負荷抵抗を決定するスイツチト・
キヤパシタの値が比較的小さな値C3に制限でき、
しかも、比較的大きな等価抵抗値と、比較的低い
折点周波数又は小さなC1の値とが実現されるこ
とである。
ているが、これはトランジスタT1のゲート・ド
レイン間容量と、スイツチS1の寄生容量との和を
示している。フイルタ１０の特に有利な点は、
C1を終端する負荷抵抗を決定するスイツチト・
キヤパシタの値が比較的小さな値C3に制限でき、
しかも、比較的大きな等価抵抗値と、比較的低い
折点周波数又は小さなC1の値とが実現されるこ
とである。
さらに、第３図で、点線によつてコンデンサ
C4が示されており、これは第３の切換えスイツ
チS3を介して別の出力端子OUT2へ接続されてい
る。この分岐回路は、必要に応じてコンデンサと
スイツチを追加することにより、バツフアトラン
ジスタT1のソースから複数の出力が取り出せる
ことを示している。
C4が示されており、これは第３の切換えスイツ
チS3を介して別の出力端子OUT2へ接続されてい
る。この分岐回路は、必要に応じてコンデンサと
スイツチを追加することにより、バツフアトラン
ジスタT1のソースから複数の出力が取り出せる
ことを示している。
いうまでもなく、コンデンサC1，C2，C3，C4
等のそれぞれの値は、フイルタ１０の応用分野に
応じてスイツチングパルスの速度や他の要素を考
慮して決定されるべきであるが、阻止コンデンサ
C1は、折点周波数より上部の低い信号周波数成
分がフイルタ１０を損失なく通過できるよう、こ
の信号周波成分の周期の間に電荷が変化しない程
度に十分大きくなければならない。
等のそれぞれの値は、フイルタ１０の応用分野に
応じてスイツチングパルスの速度や他の要素を考
慮して決定されるべきであるが、阻止コンデンサ
C1は、折点周波数より上部の低い信号周波数成
分がフイルタ１０を損失なく通過できるよう、こ
の信号周波成分の周期の間に電荷が変化しない程
度に十分大きくなければならない。
フイルタ１０の動作中、比較的小さなコンデン
サC3が、比較的大きな入力コンデンサC1の出力
側と、基準電圧（アース）との間で切り換えら
れ、これによつて入力コンデンサC1の右側のコ
ンデンサ板上の信号電荷がゆつくりと放電する。
コンデンサ値C1、C3と、スイツチング速度fSとに
よつて決定される折点周波数より低い信号周波数
成分は、実質的にアースに短絡される。切換えス
イツチS1は、コンデンサC2及びC4の左側の切換
えの働きもする。第１及び第２の出力分岐回路
は、増幅器（図示されていない）への入力抵抗と
して働くことが通常期待される。“バツフア”ト
ラジスタT1は、スイツチS1及びS2の導通時に、
このトランジスタの負荷を十分に充電することの
できるソース・フオロワであり、そのゲート電圧
の変化を減衰させずにコンデンサC2及びC4の左
側端子に伝達する。常識的に見て、バツフアトラ
ンジスタT1のソースとコンデンサC2の接続節点
からアースに至る非線形寄生容量CXは問題はな
く、また信号電圧幅に対する影響を除けばこの接
続節点のDC電圧レベルも問題にはならない。バ
ツフアトランジスタT1のソースにおけるDC電圧
レベルは出力電圧オフセツトには影響を与えな
い。
サC3が、比較的大きな入力コンデンサC1の出力
側と、基準電圧（アース）との間で切り換えら
れ、これによつて入力コンデンサC1の右側のコ
ンデンサ板上の信号電荷がゆつくりと放電する。
コンデンサ値C1、C3と、スイツチング速度fSとに
よつて決定される折点周波数より低い信号周波数
成分は、実質的にアースに短絡される。切換えス
イツチS1は、コンデンサC2及びC4の左側の切換
えの働きもする。第１及び第２の出力分岐回路
は、増幅器（図示されていない）への入力抵抗と
して働くことが通常期待される。“バツフア”ト
ラジスタT1は、スイツチS1及びS2の導通時に、
このトランジスタの負荷を十分に充電することの
できるソース・フオロワであり、そのゲート電圧
の変化を減衰させずにコンデンサC2及びC4の左
側端子に伝達する。常識的に見て、バツフアトラ
ンジスタT1のソースとコンデンサC2の接続節点
からアースに至る非線形寄生容量CXは問題はな
く、また信号電圧幅に対する影響を除けばこの接
続節点のDC電圧レベルも問題にはならない。バ
ツフアトランジスタT1のソースにおけるDC電圧
レベルは出力電圧オフセツトには影響を与えな
い。
フイルタ１０の動作中、スイツチS1の制御電圧
をその低及び高論理レベルの間で切換る際に、フ
イードスルー誤差を生じる。これはMOS素子の
特性によるものである。すなわち、節点１２の電
圧はφ1位相において誤差電圧Verrprを含んでお
り、節点１２の電圧は、φ1位相において、アー
ス電位から C1／C1＋C3Vsigoal＋Verrpr に変化して落ちつく。φ2位相では、アース電位
すなわち０ボルトに戻る。この誤差は非常に小さ
いが、フイルタ１０の応用分野によつては、これ
を除去することも必要となる。
をその低及び高論理レベルの間で切換る際に、フ
イードスルー誤差を生じる。これはMOS素子の
特性によるものである。すなわち、節点１２の電
圧はφ1位相において誤差電圧Verrprを含んでお
り、節点１２の電圧は、φ1位相において、アー
ス電位から C1／C1＋C3Vsigoal＋Verrpr に変化して落ちつく。φ2位相では、アース電位
すなわち０ボルトに戻る。この誤差は非常に小さ
いが、フイルタ１０の応用分野によつては、これ
を除去することも必要となる。
本発明に従つたフイルタの他の実施例は、第４
図のフイルタ１４であり、これは、第３図のフイ
ルタ１０を修正して、上記のフイードスルー誤差
電圧Verrprの出力信号における影響を除去する手
段を含めたものである。修正されたフイルタ１４
は、上部のフイルタ部１６と、下部の補償部１８
とからなり、ともに一点鎖線の四角で囲まれてい
る。フイルタ部１６は第３図のフイルタ１０と実
質的に同じであり、第３図の素子と同じ参照番号
が付されている。補償部１８は、その構成と素子
の特徴においてフイルタ部１６と同様である。し
かし、フイルタ部のIN端子に対応している、コ
ンデンサC1の左側の端子は、アースされている。
スイツチS2′のOUT1′端子は、フイルタ部１６の
スイツチS2のOUT1端子に接続されている。この
回路の素子は、フイルタ部１６の対応する素子の
記号にダツシユを付けて示している。補償部１８
のスイツチS1′の切換えは、フイルタ部１６のス
イツチS1の切換えと180°位相が異つていることに
注意されたい。しかし、節点１２に発生するのと
同じDC誤差電圧Verrprが節点１２′に発生する。
バツフアトランジスタT1′のゲートは、φ1位相に
おいて、電圧値Verrprからアースレベルに変化す
るため、補償部１８はフイードスルー訂正電荷の
みを出力節点に供給する。この値は、φ1位相に
おいてフイルタ部１６のOUT1節点に供給される
誤差電荷（Verrpr電荷によるもの）と符号が逆で、
振幅は正確に等しいものである。フイルタ部１６
及び補償部１８の出力が結合されているために、
OUT1端子における誤差は完全に相殺される。
図のフイルタ１４であり、これは、第３図のフイ
ルタ１０を修正して、上記のフイードスルー誤差
電圧Verrprの出力信号における影響を除去する手
段を含めたものである。修正されたフイルタ１４
は、上部のフイルタ部１６と、下部の補償部１８
とからなり、ともに一点鎖線の四角で囲まれてい
る。フイルタ部１６は第３図のフイルタ１０と実
質的に同じであり、第３図の素子と同じ参照番号
が付されている。補償部１８は、その構成と素子
の特徴においてフイルタ部１６と同様である。し
かし、フイルタ部のIN端子に対応している、コ
ンデンサC1の左側の端子は、アースされている。
スイツチS2′のOUT1′端子は、フイルタ部１６の
スイツチS2のOUT1端子に接続されている。この
回路の素子は、フイルタ部１６の対応する素子の
記号にダツシユを付けて示している。補償部１８
のスイツチS1′の切換えは、フイルタ部１６のス
イツチS1の切換えと180°位相が異つていることに
注意されたい。しかし、節点１２に発生するのと
同じDC誤差電圧Verrprが節点１２′に発生する。
バツフアトランジスタT1′のゲートは、φ1位相に
おいて、電圧値Verrprからアースレベルに変化す
るため、補償部１８はフイードスルー訂正電荷の
みを出力節点に供給する。この値は、φ1位相に
おいてフイルタ部１６のOUT1節点に供給される
誤差電荷（Verrpr電荷によるもの）と符号が逆で、
振幅は正確に等しいものである。フイルタ部１６
及び補償部１８の出力が結合されているために、
OUT1端子における誤差は完全に相殺される。
バツフアT1のための電流源としては、たとえ
ば電流鏡構成のような種々の電流源方式のうちの
任意のものを用いることができる。
ば電流鏡構成のような種々の電流源方式のうちの
任意のものを用いることができる。
バツフアトランジスタT1の機能は、デプレシ
ヨン又はエンハンスメントモードのFET素子、
あるいはオペアンプ又は他のアンプによつて実現
することができる。バツフアトランジスタT1の
場合には、節点１２がバツフア入力点に対応し、
ソースがバツフア出力点に対応する。
ヨン又はエンハンスメントモードのFET素子、
あるいはオペアンプ又は他のアンプによつて実現
することができる。バツフアトランジスタT1の
場合には、節点１２がバツフア入力点に対応し、
ソースがバツフア出力点に対応する。
第４図のフイルタにおいても、第３図のフイル
タ１０について述べたように、複数個のOUT端
子を設けることができる。
タ１０について述べたように、複数個のOUT端
子を設けることができる。
コンデンサC3として、設計時に、トランジス
タT1のゲート・ドレイン間コンデンサとして安
定な補助コンデンサを追加することにより、より
振幅歪の小さいフイルタを実現することもでき
る。
タT1のゲート・ドレイン間コンデンサとして安
定な補助コンデンサを追加することにより、より
振幅歪の小さいフイルタを実現することもでき
る。
ここで用いた用語“アース”は実質的に一定の
基準電位を意味する。第２図、第３図、及び第４
図の回路内で、種々の点のこのような電位を表わ
すのに、共通の記号が用いられているが、これら
の電位は回路ごとに異つていても良いことに注意
すべきである。
基準電位を意味する。第２図、第３図、及び第４
図の回路内で、種々の点のこのような電位を表わ
すのに、共通の記号が用いられているが、これら
の電位は回路ごとに異つていても良いことに注意
すべきである。
第１図は従来技術の基本的高域通過フイルタの
回路図であり、第２図は第１図の高域通過フイル
タを従来技術によつてスイツチト・キヤパシタ・
フイルタにしたものの回路図であり、第３図は本
発明に従つたスイツチト・キヤパシタ高域通過フ
イルターの一実施例の回路図であり、第４図は本
発明に従い誤差修正部を含んだスイツチト・キヤ
パシタ高域通過フイルタの他の実施例の回路図で
ある。 〔図面の主要部分の説明〕、第１のコンデンサ
……第３図のコンデンサC1、第２のコンデンサ
……第３図のコンデンサC2、入力端子……第３
図の端子IN、出力端子……第３図の端子OUT1、
第１の切換えスイツチ……第３図のスイツチS1、
第２の切換えスイツチ……第３図のスイツチS2、
能動バツフア……第３図のトランジスタT1，T2。
回路図であり、第２図は第１図の高域通過フイル
タを従来技術によつてスイツチト・キヤパシタ・
フイルタにしたものの回路図であり、第３図は本
発明に従つたスイツチト・キヤパシタ高域通過フ
イルターの一実施例の回路図であり、第４図は本
発明に従い誤差修正部を含んだスイツチト・キヤ
パシタ高域通過フイルタの他の実施例の回路図で
ある。 〔図面の主要部分の説明〕、第１のコンデンサ
……第３図のコンデンサC1、第２のコンデンサ
……第３図のコンデンサC2、入力端子……第３
図の端子IN、出力端子……第３図の端子OUT1、
第１の切換えスイツチ……第３図のスイツチS1、
第２の切換えスイツチ……第３図のスイツチS2、
能動バツフア……第３図のトランジスタT1，T2。
Claims (1)
- 【特許請求の範囲】 １ 集積回路（第３図）で用いられ、入力IN及
び出力OUT端子の間に直列に接続された第1C1及
び第2C2のコンデンサと、該第２のコンデンサの
１つのコンデンサ板とアース電位又は該第１のコ
ンデンサの１つのコンデンサ板との間を周期的に
接続する第１の切換えスイツチS1と、該第２のコ
ンデンサの他のコンデンサ板とアース電位又は該
出力端子との間を周期的に接続する第２の切換え
スイツチS2とを含み、該第１及び第２のスイツチ
が同期して動作する高域通過フイルタにおいて、 該第１のスイツチと該第２のコンデンサとの間
に挿入された能動バツフアT1，T2が該第２のコ
ンデンサに充電電流を供給することを特徴とする
高域通過フイルタ。 ２ 特許請求の範囲第１項に記載の高域通過フイ
ルタにおいて、 該能動バツフアが第１の電界効果・金属・酸化
物・半導体トランジスタT1であり、そのドレイ
ン（Ｄ）電極が１つの極性の定電圧源（VDD）に
接続され、そのゲート（12）電極が該第１の切換
えスイツチに接続され、そのソース（Ｓ）電極が
該第２のコンデンサC2に接続されていることを
特徴とする高域通過フイルタ。 ３ 特許請求の範囲第１項に記載の高域通過フイ
ルタにおいて、 第２の電界効果・金属・酸化物・半導体トラン
ジスタT2が含まれ、そのドレイン電極が該第１
のトランジスタT1のソース電極と該第２のコン
デンサC2の１つのコンデンサ板とに接続され、
そのゲート及びドレイン電極が相互接続されて該
定電圧源とは逆極性の電圧源（VSS）に接続され
ていることを特徴とする高域通過フイルタ。 ４ 特許請求の範囲第１項に記載の高域通過フイ
ルタであつて、フイードスルー電圧オフセツト誤
差に対処するための高域通過フイルタにおいて、 該フイードスルー電圧効果を実質的に除去する
ための補償装置が、 該第1C1及び第2C2のコンデンサと整合し、１
つのコンデンサ板がアース電位に接続されている
第3C1′及び第4C2′のコンデンサと、 第１の接点が該第３のコンデンサの他のコンデ
ンサ板に接続され、第２の接点がアース電位に接
続され、さらに第３の切換え接点を持つ第３の切
換えスイツチと、 該第３及び第４のコンデンサの間に挿入され、
該第３の切換えスイツチS1′の該第３の切換え接
点及び該第４のコンデンサC2′の１つのコンデン
サ板の位置において該第４のコンデンサに充電電
流を供給するための能動バツフアT1′，T2′と、 切換え接点が該第４のコンデンサの他のコンデ
ンサ板に接続され、他の接点がそれぞれアース電
位及び出力OUT端子に接続された第４の切換え
スイツチとを含んでいることと、 該第１、第２、及び第４のスイツチが同位相で
同期して動作し、該第３のスイツチが他のスイツ
チとは位相差180°で同期して動作することとを特
徴とする高域通過フイルタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US414012 | 1982-09-02 | ||
| US06/414,012 US4476448A (en) | 1982-09-02 | 1982-09-02 | Switched capacitor high-pass filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59131216A JPS59131216A (ja) | 1984-07-28 |
| JPH0420283B2 true JPH0420283B2 (ja) | 1992-04-02 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58160617A Granted JPS59131216A (ja) | 1982-09-02 | 1983-09-02 | 高域通過フイルタ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4476448A (ja) |
| JP (1) | JPS59131216A (ja) |
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| DE (1) | DE3331470A1 (ja) |
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| GB (1) | GB2126449B (ja) |
| NL (1) | NL8303048A (ja) |
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-
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-
1983
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- 1983-09-01 NL NL8303048A patent/NL8303048A/nl not_active Application Discontinuation
- 1983-09-01 DE DE19833331470 patent/DE3331470A1/de not_active Ceased
- 1983-09-02 JP JP58160617A patent/JPS59131216A/ja active Granted
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| FR2532799B1 (fr) | 1992-01-03 |
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| JPS59131216A (ja) | 1984-07-28 |
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