JPH04196464A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH04196464A
JPH04196464A JP32803890A JP32803890A JPH04196464A JP H04196464 A JPH04196464 A JP H04196464A JP 32803890 A JP32803890 A JP 32803890A JP 32803890 A JP32803890 A JP 32803890A JP H04196464 A JPH04196464 A JP H04196464A
Authority
JP
Japan
Prior art keywords
chip
input
pads
area
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP32803890A
Other languages
English (en)
Inventor
Kazushige Shibuya
渋谷　一茂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Publication of JPH04196464A publication Critical patent/JPH04196464A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
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    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置において、多ビン小ゲートに対応
する構造に関するものである。
［従来の技術１ 従来の半導体装置の入出力パッドは、チップの外周に沿
って配置されていた。
［発明が解決しようとする課題］ 従来の半導体装置の入出力パッドの構造では、入出力パ
ッド数を増やそうとするとチップの面積を大きくしなけ
ればならなかった。この為、小規模ゲートで多数の入出
力パッドを持つ半導体装置では、チップ上に無駄な部分
が生じてしまい生産コストが高くなってしまっていた１
本発明では、このような問題点を解決するものであり、
その目的とするところは、ｌチップのパッド数を面積を
大きくせずに増やし、小ゲート多ビンに対応することで
ある。
［課題を解決するための手段］ 本発明の半導体装１は、 ａ）、半導体装置において、 ｂ）　　トランジスタ領域及び配線領域中に、一定の間
を起き、アレイ状に配置された入出力パッド有したこと
を特徴とする。
［実　施　例］ 第１図に本発明を上面から見た構造図を示す。
第２図に従来の上面から見た構造図を示す。
前記第１図及び第２図は、本発明の内容を簡潔及び明確
に説明する為、トランジスタ・配線領域・パッド周辺部
の構成図等は省略した。また、パッド数もチップの大き
さに伴い自由に変えられるものとする。
図中１０１及び２０１は、入出力パッド、１０２及び２
０２は、トランジスタ・配線領域、１０３及び２０３は
、チップ周辺のｔ源うイン、１０４及び２０４は、チッ
プである。
第１図に示すように、チップ内部のトランジスタ・配線
領域１０２中に入出力パッド１０１をアレイ状に配置す
ることにより、チップの面積を大きくせずに、入出力パ
ッド１０１の数を増やすことが出来る。入出力パッド１
０１同士の間については、一定の間を取ることや、列ご
とに整列させて置くことにより、縦又は横方向の配線を
しやすくするようにする。
さらに、周辺部の電源ライン１０３に、直接電源を接続
することによりチップ１０４に対する電源の供給が強化
されチップの動作の安定化も出来る。
［発明の効果］ 以上述べたように、本発明の入出力パッドの構成にすれ
ば、 １チツプ内のパッド数をチップの面積を大きくせずに増
やすことが出来、多ビン小規模ゲート数の半導体装置に
対応が出来る。
また、チップ外周部の電源ラインに直接電源を接続する
ことにより、チップの安定動作という効果を有する。
【図面の簡単な説明】
第１図は１本発明を上面から見た構造図。 第２図は、従来の製品を上面から見た構造図。 １０１・・・入出力パッド ｌ○２・・・トランジスタ・配線領域 １０３・・・ｔｉ電源ライ ン０４・・・チップ ２０１・・・入出力パッド ２０２・・・トランジスタ・配線領域 ２０３・・・電源ライン ２０４・・・チップ 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　鈴　木　喜三部（他１名）１０２　ト
ランジスタ・配線領域 第１図

Claims (1)

  1. 【特許請求の範囲】 ａ）、半導体装置において、 ｂ）、トランジスタ領域及び配線領域中に、一定の間を
    起き、アレイ状に配置された入出力パッド有したことを
    特徴とする半導体装置。
JP32803890A 1990-11-28 1990-11-28 半導体装置 Pending JPH04196464A (ja)

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JP32803890A JPH04196464A (ja) 1990-11-28 1990-11-28 半導体装置

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JP32803890A JPH04196464A (ja) 1990-11-28 1990-11-28 半導体装置

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JPH04196464A true JPH04196464A (ja) 1992-07-16

Family

ID=18205822

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Application Number Title Priority Date Filing Date
JP32803890A Pending JPH04196464A (ja) 1990-11-28 1990-11-28 半導体装置

Country Status (1)

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JP (1) JPH04196464A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5946477A (en) * 1995-08-30 1999-08-31 Nec Corporation Positioning/wiring method for flip-chip semiconductor device
JP2007165800A (ja) * 2005-12-16 2007-06-28 Rohm Co Ltd 半導体チップ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5946477A (en) * 1995-08-30 1999-08-31 Nec Corporation Positioning/wiring method for flip-chip semiconductor device
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