JPH04192444A - Semiconductor device with multilayer interconnection structure - Google Patents
Semiconductor device with multilayer interconnection structureInfo
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、層間配線の接続性を改善した多層配線構造
の半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Field of Application) The present invention relates to a semiconductor device having a multilayer wiring structure with improved connectivity of interlayer wiring.
（従来の技術）
従来の多層配線構造の半導体装置において、層間配線が
接続される部分の断面構造としては、第６図に示すよう
なものがある。(Prior Art) In a conventional semiconductor device having a multilayer wiring structure, there is a cross-sectional structure of a portion where interlayer wiring is connected as shown in FIG.
第６図において、半導体基板１上に絶縁膜２を介して形
成された下層配線３は、下層配線３上に形成された層間
絶縁膜４に異方性エツチングにより形成されたスルーホ
ール（層間接続孔）５内に上層配線材を堆積させること
によって上層配線６と接続されている。In FIG. 6, a lower layer wiring 3 formed on a semiconductor substrate 1 via an insulating film 2 has a through hole (interlayer connection) formed by anisotropic etching in an interlayer insulation film 4 formed on the lower layer wiring 3. It is connected to the upper layer wiring 6 by depositing an upper layer wiring material in the hole 5.
このような構造にあって、スルーホール５が深い場合、
すなわち下層配線３と上層配線６間に形成される層間絶
縁膜の膜厚が厚い場合には、スルーホール５の底部に上
層配線材か入り込みにくくなる。このため、第６図に示
すように、上層配線６の最も厚い部分の厚さ（ａ 、
ａ ２ ）に対する最も薄い部分の厚さ（ｂ、ｂ、
、）の割合を示す被覆率−（ｂ ＋ ｂ ２ ） ／
（ａ ｌ ＋ Ｅ＋ ２ ） ×１０Ｏ（％）が低下
し、均一な厚さて段差部が被覆されないことになる。し
たがって、接続不良や抵抗増加といった断差被覆性（ス
テップカバレージ）不良が生じ易くなる。In such a structure, if the through hole 5 is deep,
That is, when the interlayer insulating film formed between the lower layer wiring 3 and the upper layer wiring 6 is thick, it becomes difficult for the upper layer wiring material to enter the bottom of the through hole 5. Therefore, as shown in FIG. 6, the thickness (a,
The thickness of the thinnest part (b, b,
, ) coverage rate - (b + b 2 ) /
(a l + E+ 2 ) ×10O(%) decreases, and the step portion is not covered with a uniform thickness. Therefore, step coverage defects such as poor connections and increased resistance are likely to occur.
また、被覆率が低い場合に形成直後では不良か発見され
なくとも、経時変化によるエレクトロマイグレーション
やストレスマイグレーションにより断線不良が発生する
可能性が高くなる。Furthermore, if the coverage is low, even if a defect is not discovered immediately after formation, there is a high possibility that a disconnection defect will occur due to electromigration or stress migration due to changes over time.
そこで、従来のスルーホールの構造としては、第７図に
示すように、スルーホール５の段差部にテーバ７を付け
、スルーホール５の見かけ上の深さを浅く形成した構造
か知られている。Therefore, as shown in FIG. 7, a conventional through-hole structure is known in which a taper 7 is attached to the stepped portion of the through-hole 5 to make the apparent depth of the through-hole 5 shallow. .
このような構造にあっては、上層配線材がスルーホール
５の底部に入り込み易くなる。しかしながら、このよう
な構造にあっては、スルーホール５の開口径が大きくな
るため、スルーホールの占有面積が広くなり、集積度を
低下させる要因となる。このため、テーパ７を付ける量
には限度があり、ステップカバレージを十分に改善する
のは困難となる。In such a structure, the upper layer wiring material easily enters the bottom of the through hole 5. However, in such a structure, since the opening diameter of the through hole 5 becomes large, the area occupied by the through hole becomes large, which becomes a factor that reduces the degree of integration. For this reason, there is a limit to the amount of taper 7 to be applied, making it difficult to sufficiently improve step coverage.
また、第６図及び第７図に示した構造において、下層配
線３と上層配線６とを絶縁する層間絶縁膜４を薄く形成
するようにすれば、スルーホール５を浅く形成すること
が可能となる。しかしながら、層間絶縁膜４を薄くする
と、下層配線３及び上層配線６の配線容量が増加するた
め、信号伝搬速度が遅くなり、高集積化とともに要求さ
れている高速化に逆行することになる。Furthermore, in the structures shown in FIGS. 6 and 7, if the interlayer insulating film 4 that insulates the lower layer wiring 3 and the upper layer wiring 6 is formed thinly, the through holes 5 can be formed shallowly. Become. However, when the interlayer insulating film 4 is made thinner, the wiring capacitance of the lower layer wiring 3 and the upper layer wiring 6 increases, which slows down the signal propagation speed, which goes against the high speed required with high integration.
（発−明が解決しようとす□る課題）
以上説明したように、従来における多層配線構造の半導
体装置にあって、下層配線と上層配線とを接続するスル
ーホールか深い場合には、ステップカバレージ不良か生
し易く、信頼性の低下を招いていた。(Problems to be Solved by the Invention) As explained above, in conventional semiconductor devices with a multilayer wiring structure, if the through hole connecting the lower layer wiring and the upper layer wiring is deep, step coverage is required. It was easy for defects to occur, leading to a decrease in reliability.
また、スルーホール５を浅くする従来の構造にあっては
、集積度や高速性を犠牲にしていた。Further, in the conventional structure in which the through hole 5 is made shallow, the degree of integration and high speed are sacrificed.
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、集積度並びに高速性を損な
うことなく、ステップカバレージを十分に改善し、信頼
性の高い層間接続構造を有する多層配線構造の半導体装
置を提供することにある。Therefore, the present invention has been made in view of the above, and its purpose is to sufficiently improve step coverage and have a highly reliable interlayer connection structure without impairing the degree of integration or high speed. An object of the present invention is to provide a semiconductor device having a multilayer wiring structure.
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、この発明は、層間絶縁膜に
よって相互の絶縁された下層配線と上層配線との接続領
域における下層配線の下部に、下層配線を隆起させる隆
起台を備えてなる。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the present invention provides a structure in which the lower layer wiring is connected to the lower layer wiring in the connection region between the lower layer wiring and the upper layer wiring, which are insulated from each other by an interlayer insulating film. , is provided with a raised stand for raising the lower layer wiring.
（作用）
上記構成において、この発明は、下層配線と上層配線と
の接続領域における下層配線を隆起台によって盛り上げ
、下層配線と上層配線との深さ方向の接続距離を短くす
るようにしている。(Function) In the above configuration, the present invention raises the lower layer wiring in the connection area between the lower layer wiring and the upper layer wiring with a raised platform, thereby shortening the connection distance in the depth direction between the lower layer wiring and the upper layer wiring.
（実施例） 以下、図面を用いてこの発明の詳細な説明する。(Example) Hereinafter, the present invention will be explained in detail using the drawings.
第１図はこの発明の一実施例に係わる多層配線構造の半
導体装置における断面構造を示す図である。FIG. 1 is a diagram showing a cross-sectional structure of a semiconductor device having a multilayer wiring structure according to an embodiment of the present invention.
第１図において、半導体基板１１上には絶縁膜１２を介
して隆起台１３が形成されており、この隆起台１３及び
絶縁膜１２上に下層配線１４が形成されている。すなわ
ち、隆起台１３は下層配線１４を部分的に隆起させるた
めの台であり、下層配線１４はこの隆起台１３上の部分
が隆起されて形成されている。In FIG. 1, a raised pedestal 13 is formed on a semiconductor substrate 11 with an insulating film 12 interposed therebetween, and a lower layer wiring 14 is formed on this raised pedestal 13 and the insulating film 12. That is, the raised base 13 is a base for partially raising the lower layer wiring 14, and the lower layer wiring 14 is formed by raising the portion above the raised base 13.
下層配線１４上には層間絶縁膜１５が形成され、隆起台
１３の上方に形成されたスルーホール１６を介しぞ下層
配線１４と接続された上層配線１７が、層間絶縁膜１５
により下層配線１４と絶縁されて形成されている。An interlayer insulating film 15 is formed on the lower layer wiring 14 , and an upper layer wiring 17 connected to the lower layer wiring 14 through a through hole 16 formed above the raised platform 13 is formed on the interlayer insulating film 15 .
It is formed so as to be insulated from the lower layer wiring 14.
次に、上記した構造を得るための一製造方法を、第２図
に示す製造工程断面図を参照して説明する。Next, one manufacturing method for obtaining the above structure will be explained with reference to the manufacturing process cross-sectional diagram shown in FIG.
まず、半導体基板１１上に絶縁膜１２を堆積形成した後
、絶縁膜１２上に隆起台１３となる材料１８を堆積形成
する。この時、隆起台１３となる材料１８は、下層配線
１４や絶縁膜１２と化学反応や悪影響を与えない材料が
下層配線１４の材料に応じて適宜選択され、例えばアル
ミニウム、ポリシリコン、酸化シリコン、窒化シリコン
等が用いられる。続いて、露光時に照射光に当たった部
分が現象時に残存するタイプのネガ形のレジスト材を塗
布し、このレジスト材をスルーホール開孔用のマスクパ
ターンを用いてパターニングして、レジストパターン１
９を形成する（第２図（ａ））。もしくは、スルーホー
ル開孔用マスクの反転マスクを用いてポジ形のレジスト
によってレジストパターン１９を形成する。First, an insulating film 12 is deposited on a semiconductor substrate 11, and then a material 18 that will become a raised platform 13 is deposited on the insulating film 12. At this time, the material 18 that will become the raised platform 13 is appropriately selected depending on the material of the lower layer wiring 14, such as a material that does not have a chemical reaction or adverse effect with the lower layer wiring 14 or the insulating film 12, such as aluminum, polysilicon, silicon oxide, etc. Silicon nitride or the like is used. Next, a negative resist material of a type that remains on the part exposed to the irradiation light during exposure is applied, and this resist material is patterned using a mask pattern for through-hole opening to form resist pattern 1.
9 (Fig. 2(a)). Alternatively, the resist pattern 19 is formed using a positive resist using an inverted mask of the through-hole opening mask.
次に、レジストパターン１９をマスクにして、隆起台１
３となる材料１８を異方性エツチングにより選択的に除
去し、隆起台１３を形成する（第２図（ｂ））。Next, using the resist pattern 19 as a mask, the raised base 1
3 is selectively removed by anisotropic etching to form a raised platform 13 (FIG. 2(b)).
次に、隆起台１３上に残存するレジストパターン１９を
除去し後、全面に下層配線材を堆積形成してパターニン
グし、隆起台１３上の部分が隆起した下層配線１４を形
成する（第２図（Ｃ））。Next, after removing the resist pattern 19 remaining on the raised platform 13, a lower layer wiring material is deposited and patterned on the entire surface to form a lower layer wiring 14 in which the portion above the raised platform 13 is raised (FIG. 2). (C)).
次に、全面に層間絶縁膜１５を堆積形成した後、スルー
ホール開孔用のマスクパターンを用いて、スルーホール
を開孔しようとする部分２０が開孔されたレジストパタ
ーン２１を層間絶縁膜１５上に形成する（第２図（ｄ）
）。Next, after depositing an interlayer insulating film 15 on the entire surface, a resist pattern 21 in which a portion 20 where a through hole is to be opened is formed on the interlayer insulating film 15 using a mask pattern for opening a through hole. (Fig. 2(d))
).
次に、レジストパターン２１をマスクとして、層間絶縁
膜１５を異方性エツチングにより選択的に下層配線１４
が露出されるまで除去し、隆起台１３の真上に隆起台１
３と位置合せされたスルーホール１６を開孔形成し、そ
の後レジストパターン２１を除去する（第２図（ｅ））
。Next, using the resist pattern 21 as a mask, the interlayer insulating film 15 is selectively etched into the lower wiring 14 by anisotropic etching.
Remove until the raised base 1 is exposed, and place the raised base 1 directly above the raised base 13.
A through hole 16 aligned with 3 is formed, and then the resist pattern 21 is removed (FIG. 2(e)).
.
最後に、上層配線材を層間絶縁膜１５及びスルーホール
ｌ、１６に堆積形成した後ノくターニングして、スルー
ホール１６を介して下層配線１４と接続された上層配線
１７を形成し、第１図に示した構造が得られる（第２図
（ｆ））。Finally, the upper layer wiring material is deposited on the interlayer insulating film 15 and the through holes 1 and 16, and then turned to form the upper layer wiring 17 connected to the lower layer wiring 14 through the through hole 16. The structure shown in the figure is obtained (FIG. 2(f)).
このようにして得られる構造にあっては、スルーホール
１６が浅く形成されるので、スルーホール１６内に上層
配線材が入り込み易くなり、スルーホール１６における
上層配線材の被覆率を高めることができる。これにより
、下層配線と上層配線間の接続不良や抵抗増加が抑制さ
れ、ステ１．プカバレージを十分に改善することか可能
となる。In the structure obtained in this way, since the through hole 16 is formed shallowly, the upper layer wiring material can easily enter into the through hole 16, and the coverage rate of the upper layer wiring material in the through hole 16 can be increased. . This suppresses connection failure and resistance increase between the lower layer wiring and the upper layer wiring, and step 1. This makes it possible to sufficiently improve the coverage.
また、上記構造においては、層間絶縁膜１５の膜厚を薄
くすることなくスルーホール１６を浅く形成できること
から、下層配線１４及び上層配線１７の配線容量が増加
することは回避されるので、高速動作性を損なうことは
なくなる。Furthermore, in the above structure, since the through hole 16 can be formed shallowly without reducing the thickness of the interlayer insulating film 15, an increase in the wiring capacitance of the lower layer wiring 14 and the upper layer wiring 17 can be avoided, resulting in high-speed operation. There will be no loss of sexuality.
さらに、スルーホール１６に大きなテーバを付ける必要
はなくなるので、スルーホール１６の占有面積か増大す
ることはなく、集積度を向上させる上での障害とはなら
なくなる。なお、許容範囲内でテーバを付けるようにし
ても良く、このようにした場合にはさらにステップカバ
レージを改善することが可能となる。Furthermore, since it is no longer necessary to attach a large taper to the through holes 16, the area occupied by the through holes 16 does not increase, and this does not become an obstacle to improving the degree of integration. Note that the taper may be applied within an allowable range, and in this case, it becomes possible to further improve the step coverage.
次に、この発明の他の実施例を説明する。Next, another embodiment of the invention will be described.
第３図はこの発明の他の実施例に係わる多層配線構造の
半導体装置の構造を示す図であり、同図（ａ）は断面図
、同図（ｂ）は断面斜視図である。FIG. 3 is a diagram showing the structure of a semiconductor device having a multilayer wiring structure according to another embodiment of the present invention, in which FIG. 3(a) is a cross-sectional view and FIG. 3(b) is a cross-sectional perspective view.
この実施例の特徴とするところは、第３図に示すように
、２段階に分けて積層形成される２つの隆起台３１．３
２によって下層配線３３を隆起させるようにしたこと及
び、下層配線３３と上層配線３４とをスルーホールを介
することなく接続するようにしたことにある。The feature of this embodiment is that, as shown in FIG.
2, the lower layer wiring 33 is raised up, and the lower layer wiring 33 and the upper layer wiring 34 are connected without using a through hole.
また、第４図に示すように、第１の隆起台３１の側部に
第２の隆起台３２と同材料の屑状の側壁３６を形成し、
積層された２つの隆起台３１，３２と絶縁膜１２との段
差を緩和するようにしたことを特徴としている。Further, as shown in FIG. 4, a scrap-like side wall 36 made of the same material as the second raised base 32 is formed on the side of the first raised base 31,
It is characterized in that the level difference between the two stacked raised stands 31 and 32 and the insulating film 12 is reduced.
次に、上記構造を得るための一製造方法を第５図に示す
製造工程断面図を参照して説明する。Next, one manufacturing method for obtaining the above structure will be explained with reference to the manufacturing process cross-sectional diagram shown in FIG.
まず、第２図（ａ）〜同図（ｂ）で示したと同様の工程
を用いて、第１の隆起台３１を絶縁膜１２上に形成する
。その後、第２の隆起台３２の材料３７を堆積形成し、
第１の隆起台３１を形成したと同一のマスクパターンを
用いて、第１の隆起台３１と位置合せされて材料３７上
にレジストパターン３８を形成する。なお、第１の隆起
台３１及び第２の隆起台３２となる材料は、下層配線３
３と同一の材料、もしくは他の導電性材料を用いるよう
にすれば、２つの隆起台３１．３２の上に堆積形成され
る下層配線における隆起台３１，３２の段差による接続
不良を防止することができる（第５図（ａ））。First, the first raised platform 31 is formed on the insulating film 12 using the same steps as shown in FIGS. 2(a) to 2(b). After that, the material 37 of the second raised platform 32 is deposited and formed,
Using the same mask pattern that formed the first raised pad 31, a resist pattern 38 is formed on the material 37 in alignment with the first raised pad 31. Note that the materials used for the first raised base 31 and the second raised base 32 are those of the lower wiring 3.
If the same material as 3 or another conductive material is used, it is possible to prevent connection failure due to the step difference between the raised stands 31 and 32 in the lower layer wiring deposited on the two raised stands 31 and 32. (Figure 5(a)).
次に、レジストパターン３８をマスクとして平坦部の材
料３７が除去されるまで材料３７を異方性エツチングに
よりエッチバックし、第１の隆起台３１上に第２の隆起
台３２を形成するとともに、第１の隆起台の側部に材料
３７からなる屑状の側壁３６を形成する。その後、第２
の隆起台３１上のレジストパターン３８を除去する（第
５図（ｂ）ン 。Next, the material 37 is etched back by anisotropic etching using the resist pattern 38 as a mask until the flat portion of the material 37 is removed, thereby forming a second raised base 32 on the first raised base 31. A scrap side wall 36 made of material 37 is formed on the side of the first raised platform. Then the second
The resist pattern 38 on the raised platform 31 is removed (FIG. 5(b)).
次に、全面＋’＝下層配線材を堆積形成した後、バター
ニングを行ない、２つの隆起台３１．３２によって隆起
された下層配線３３を形成する（第５図（Ｃ））。Next, after depositing +'=lower layer wiring material on the entire surface, buttering is performed to form a lower layer wiring 33 raised by two raised stands 31 and 32 (FIG. 5(C)).
次に、全面に層間絶縁膜３５となる絶縁材料３９を堆積
形成した後、さらにエッチバック用のレジスト材４０を
堆積形成する（第５図（ｅ））。Next, after an insulating material 39 that will become an interlayer insulating film 35 is deposited over the entire surface, a resist material 40 for etchback is further deposited (FIG. 5(e)).
最後に、異方性エツチングによりレジスト材４０及び絶
縁材料３９の一部をエッチバック除去し、下層配線３３
における隆起部分の一部を露出させる。なお、２つの隆
起台３１．３２が高く形成されていれば、層間絶縁膜３
５を薄くすることなく下層配線３３の隆起部分を露出さ
せる二とが可能となる。一方、下層配線の隆起部分を露
出てきない場合には、前述した実施例と同様にスルーホ
ールを形成するようにすればよい。下層配線３３か露出
された後、全面に上層配線材を堆積形成し、パターニン
グすることにより下層配線３３の露出部に接続された上
層配線３４を形成し、第３図に示す構造が完成する（第
５図（ｆ））。Finally, a portion of the resist material 40 and the insulating material 39 are etched back and removed by anisotropic etching, and the lower wiring 33 is removed.
A part of the raised part is exposed. Note that if the two raised platforms 31 and 32 are formed high, the interlayer insulating film 3
It becomes possible to expose the raised portion of the lower layer wiring 33 without making the layer 5 thinner. On the other hand, if the raised portion of the lower wiring cannot be exposed, a through hole may be formed in the same manner as in the above-described embodiment. After the lower layer wiring 33 is exposed, an upper layer wiring material is deposited on the entire surface and patterned to form an upper layer wiring 34 connected to the exposed portion of the lower layer wiring 33, completing the structure shown in FIG. Figure 5(f)).
このようにして得られる構造にあっては、前記実施例と
同様の効果が得られるとともに、隆起台が高く形成され
るので、スルーホールを介することなくかつ層間絶縁膜
３５を薄くすることなく下層配線３３と上層配線３４を
接続することかできる。また、隆起台を高く形成する際
に、−度に高い隆起台を形成すれば、第５図（ｇ）に示
すように２回目の隆起台３２を形成する必要かなく、レ
ジストパターンの形成を１回少なくすることかできる。In the structure obtained in this way, the same effect as in the above embodiment can be obtained, and since the raised platform is formed high, the lower layer can be formed without using a through hole or thinning the interlayer insulating film 35. The wiring 33 and the upper layer wiring 34 can be connected. Furthermore, when forming the raised pads high, if the raised pads are formed as high as possible, there is no need to form the raised pads 32 for the second time as shown in FIG. 5(g), and the resist pattern can be formed. You can reduce it by one time.
しかし、２段階に分けて積層する隆起台を形成した場合
、隆起台の側部に屑状の側壁を設けることができるので
、隆起台３１．３２と絶縁膜１２との段差が緩和され、
この段差部でのステップカバレージの改善や層間絶縁膜
３５の堆積形成に対して有効に作用することになる。However, in the case of forming a raised platform that is laminated in two stages, a scrap-like side wall can be provided on the side of the raised platform, so that the difference in level between the raised platform 31, 32 and the insulating film 12 is alleviated.
This has an effective effect on improving step coverage at this stepped portion and on depositing the interlayer insulating film 35.
また、さらに、このようにスルホールを介することなく
下層配線３３と上層配線３４を接続するということは、
スルーホールを形成する必要がないので、下層配線１４
とスルーホールとの位置合せ、 ずれを考慮してスルー
ホール直下の下層配線１４の幅を予め太く形成する必要
はなく、ボーダレス構造となるので、レイアウト設計の
自由度や集積度の向上に寄与することができる。Furthermore, connecting the lower layer wiring 33 and the upper layer wiring 34 without using through holes in this way means that
Since there is no need to form through holes, the lower layer wiring 14
There is no need to increase the width of the lower layer wiring 14 immediately below the through hole in consideration of alignment and misalignment between the through hole and the through hole, resulting in a borderless structure, which contributes to improving the degree of freedom in layout design and the degree of integration. be able to.
［発明の効果］
以上説明したように、この発明によれば、下層配線の一
部を隆起台によって隆起させるようにし２だので、層間
絶縁膜を薄くすることなく、下層配線と上層配線との深
さ方向の接続距離を短くすることか可能となる。この結
果、下層配線と上層配線とがスルーホールを介して接続
される場合にはステップカバレージが十分に改善され、
集積度及び高速性を損なうことなく接続障害が抑制され
、信頼性の高い多層配線構造の半導体装置を提供するこ
とができる。また、下層配線を隆起台にょって十分高く
隆起させれば、スルホールを介すナイですむため、ボー
ダーレス構造となり、レイアウト設計の自由度や集積度
を向上させることかできる。[Effects of the Invention] As explained above, according to the present invention, since a part of the lower layer wiring is raised by the raised platform 2, the connection between the lower layer wiring and the upper layer wiring is improved without thinning the interlayer insulating film. It becomes possible to shorten the connection distance in the depth direction. As a result, step coverage is sufficiently improved when lower layer wiring and upper layer wiring are connected via through holes.
It is possible to provide a semiconductor device with a highly reliable multilayer wiring structure in which connection failures are suppressed without impairing the degree of integration and high speed. Furthermore, if the lower layer wiring is raised sufficiently high using a raised platform, there is no need to use through holes, resulting in a borderless structure, which improves the degree of freedom in layout design and the degree of integration.
第１薗はこの発明の一実施例に係わる半導体装置の断面
構造を示す図、
第２図は第１図に示す装置の一製造工程を示す図、
第３図はこの発明の他の一実施例に係わる半導体装置の
構造を示す図、
第４図は第３図に示す装置における要部構造を示す図、
第５図は第３図に示す装置の一製造工程を示す図、
・第６図及び第７図は従来における多層配線構造の半導
体装置の要部断面構造を示す図である。
１．１１・・・半導体基板
２．１２・・・絶縁膜
３．１４．３３・・・下層配線
４，１５．３５・・・層間絶縁膜
５．１６．・・・スルーホール
６．１７．３４・・・上層配線
１３．３１．３２・・・隆起台
３６・・・側壁1 is a diagram showing a cross-sectional structure of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a diagram illustrating one manufacturing process of the device shown in FIG. 1, and FIG. 3 is another embodiment of the present invention. A diagram showing the structure of the semiconductor device according to the example; FIG. 4 is a diagram showing the main structure of the device shown in FIG. 3; FIG. 5 is a diagram showing one manufacturing process of the device shown in FIG. 3; 7 and 7 are diagrams showing a cross-sectional structure of a main part of a conventional semiconductor device having a multilayer wiring structure. 1.11...Semiconductor substrate 2.12...Insulating film 3.14.33...Lower wiring 4, 15.35...Interlayer insulating film 5.16. ... Through hole 6.17.34 ... Upper layer wiring 13.31.32 ... Raised base 36 ... Side wall
Claims (3)
上層配線との接続領域における下層配線の下部に、下層
配線を隆起させる隆起台を備えてなることを特徴とする
多層配線構造の半導体装置。(1) A semiconductor device with a multilayer wiring structure, characterized in that a raised platform for raising the lower wiring is provided below the lower wiring in a connection area between the lower wiring and the upper wiring, which are insulated from each other by an interlayer insulating film. .
とする請求項１記載の多層配線構造の半導体装置。(2) The semiconductor device with a multilayer wiring structure according to claim 1, wherein the connection region is a through hole.
ことを特徴とする請求項１及び請求項２記載の多層配線
構造の半導体装置。(3) A semiconductor device having a multilayer wiring structure according to claim 1 or claim 2, wherein the raised platform has a side wall formed on a side thereof.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320998A JPH04192444A (en) | 1990-11-27 | 1990-11-27 | Semiconductor device with multilayer interconnection structure |
| KR1019910021376A KR920010871A (en) | 1990-11-27 | 1991-11-27 | Semiconductor device with multi-layered wiring structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320998A JPH04192444A (en) | 1990-11-27 | 1990-11-27 | Semiconductor device with multilayer interconnection structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192444A true JPH04192444A (en) | 1992-07-10 |
Family
ID=18127646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2320998A Pending JPH04192444A (en) | 1990-11-27 | 1990-11-27 | Semiconductor device with multilayer interconnection structure |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH04192444A (en) |
| KR (1) | KR920010871A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186168A (en) * | 1994-10-31 | 1996-07-16 | Rohm Co Ltd | Manufacture of semiconductor device |
-
1990
- 1990-11-27 JP JP2320998A patent/JPH04192444A/en active Pending
-
1991
- 1991-11-27 KR KR1019910021376A patent/KR920010871A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08186168A (en) * | 1994-10-31 | 1996-07-16 | Rohm Co Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920010871A (en) | 1992-06-27 |
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