JPH04190436A - マイクロプロセッサ内蔵キャッシュメモリ回路 - Google Patents
マイクロプロセッサ内蔵キャッシュメモリ回路Info
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- JPH04190436A JPH04190436A JP2324270A JP32427090A JPH04190436A JP H04190436 A JPH04190436 A JP H04190436A JP 2324270 A JP2324270 A JP 2324270A JP 32427090 A JP32427090 A JP 32427090A JP H04190436 A JPH04190436 A JP H04190436A
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Landscapes
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサ内蔵キャッシュメモリに
関し、特にマイクロプロセッサの内蔵キャッシュへの他
のバスマスタまたはコ・プロセッサからのアクセスに関
するものである。
関し、特にマイクロプロセッサの内蔵キャッシュへの他
のバスマスタまたはコ・プロセッサからのアクセスに関
するものである。
第２図は従来のマイクロプロセッサ内蔵キャッシュメモ
リ回路図である。ここでは、キャッジ。
リ回路図である。ここでは、キャッジ。
メモリを内蔵するマイクロプロセッサ（以下ＭＰＵと略
す）での内蔵キャッシュメモリへのデータアクセスをシ
ステムバス上に、キャッシュメモリを内蔵するＭ Ｐ
Ｕをふたつ有する場合で説明する。
す）での内蔵キャッシュメモリへのデータアクセスをシ
ステムバス上に、キャッシュメモリを内蔵するＭ Ｐ
Ｕをふたつ有する場合で説明する。
他の例において、例えばＭＰＵ０数やシステムノくスに
接続さ口るバスマスタや周辺回路の構成の違い等は本発
明の根幹に関わる問題でばない。第２図において、ｃＡ
は第１のキャッシュメモリを内蔵するマイクロプロセッ
サ（以下Ｍ Ｐ Ｕ Ａと略す）、□□□は第２のキャ
ッシュメモリを内蔵するマイクロプロセッサ（以下Ｍ
Ｐ Ｕ Ｂと略す）、（至）はＭＰＬＩＡの内蔵キャッ
シュメモリ（以下ＣＡＣ）ｉＥＡと略す）、（至）はＩ
ＶＩ Ｐ Ｕ Ｂの内蔵キャッシュメモリ（以下ＣＡＣ
）ｉＥＢと略す）、ＱはＣＡＣ）ＩＥＡの保持するデー
タのアドレス（以下ＡＤＬ）ＲＡと略す）、（至）はＣ
ＡＣｈＥＡの保持するデータ（以下ＤＡＴＡＡと略す）
、■はＣＡＣ）ｉＥＢの保持するデータのアドレス（以
下ＡＤＤＲＢと略す）、印はＣＡＣＨＥＢの保持するデ
ータ（以下ＤＡＴＡＢと略す）、６υはアクセス信号、
弼は主記憶、（ト）は主記憶上のデータを示す。
接続さ口るバスマスタや周辺回路の構成の違い等は本発
明の根幹に関わる問題でばない。第２図において、ｃＡ
は第１のキャッシュメモリを内蔵するマイクロプロセッ
サ（以下Ｍ Ｐ Ｕ Ａと略す）、□□□は第２のキャ
ッシュメモリを内蔵するマイクロプロセッサ（以下Ｍ
Ｐ Ｕ Ｂと略す）、（至）はＭＰＬＩＡの内蔵キャッ
シュメモリ（以下ＣＡＣ）ｉＥＡと略す）、（至）はＩ
ＶＩ Ｐ Ｕ Ｂの内蔵キャッシュメモリ（以下ＣＡＣ
）ｉＥＢと略す）、ＱはＣＡＣ）ＩＥＡの保持するデー
タのアドレス（以下ＡＤＬ）ＲＡと略す）、（至）はＣ
ＡＣｈＥＡの保持するデータ（以下ＤＡＴＡＡと略す）
、■はＣＡＣ）ｉＥＢの保持するデータのアドレス（以
下ＡＤＤＲＢと略す）、印はＣＡＣＨＥＢの保持するデ
ータ（以下ＤＡＴＡＢと略す）、６υはアクセス信号、
弼は主記憶、（ト）は主記憶上のデータを示す。
次に動作について説明する。第２図に示すような主記憶
（４）やシステムバス（２）を共有するシステムで１．
１．ＭＰＬＩＡ（至）がシステムバス（６）を介して主
記憶に）や周辺デバイス（図では省略）との間でデータ
転送をする間Ｍ Ｐ ＬＩ Ｂ ｃＩ！４ｆ、？システ
ムバス曹を開放した状態にありシステムバス四を介する
必要の無い＆ｉＰｕ内部で完了する処理のみ行う。同様
に〜１ＰＵＢ−がシステムバス（６）を介する必要のあ
る処理を行う場合１ｚ％ｔＰＵＡＣ２３はシステムバス
（６）を関数する。
（４）やシステムバス（２）を共有するシステムで１．
１．ＭＰＬＩＡ（至）がシステムバス（６）を介して主
記憶に）や周辺デバイス（図では省略）との間でデータ
転送をする間Ｍ Ｐ ＬＩ Ｂ ｃＩ！４ｆ、？システ
ムバス曹を開放した状態にありシステムバス四を介する
必要の無い＆ｉＰｕ内部で完了する処理のみ行う。同様
に〜１ＰＵＢ−がシステムバス（６）を介する必要のあ
る処理を行う場合１ｚ％ｔＰＵＡＣ２３はシステムバス
（６）を関数する。
ここで、ＭＰＣＩＡ−とＭＰＬＩＢｑが主記憶りを共有
した場合、問題となるのほそ口ぞ口の＆ｔ Ｐ Ｕかア
クセスする主記憶上のデータ（至）の一貫性でゐる。い
ま、ＭＰＬＩＢに）かシステムバス叫の支配権ヲ得てバ
スマスタとなりシステムバス叫を支装置るとＭＰＬ＋Ａ
ｃ＝ａはｍＰｂＢ１の主記憶Ｑへのアクセスの邪ｙｔｔ
こならないまうにシステムバス四を艶放する。そしてシ
ステムバス叫を開放しテイル間ＭＰＬＩＡＣ！３＋！絶
えずシステムバスＱ２ＪとＭ Ｐ Ｕ Ｂ Ｈから主記
憶ロヘ出力さｎるアクセス信号６υを監視する。まず、
Ｍ Ｐ ＩＪ Ｂ（ハ）か主記憶（至）にデータを舎き
出す場合、シＡＣｈＥＡ（４）が持つＡＤＤＲＡ曽とＭ
ＰＬＩＢｆｉによって主記憶（９）に書き出さｎたデ
ータのアドレスか異なる場合ばＰｖｉＰＵＡ（ｇはその
ままシステムバス饅とアクセス信号Ｃ３ｖの監視を続し
ブる。
した場合、問題となるのほそ口ぞ口の＆ｔ Ｐ Ｕかア
クセスする主記憶上のデータ（至）の一貫性でゐる。い
ま、ＭＰＬＩＢに）かシステムバス叫の支配権ヲ得てバ
スマスタとなりシステムバス叫を支装置るとＭＰＬ＋Ａ
ｃ＝ａはｍＰｂＢ１の主記憶Ｑへのアクセスの邪ｙｔｔ
こならないまうにシステムバス四を艶放する。そしてシ
ステムバス叫を開放しテイル間ＭＰＬＩＡＣ！３＋！絶
えずシステムバスＱ２ＪとＭ Ｐ Ｕ Ｂ Ｈから主記
憶ロヘ出力さｎるアクセス信号６υを監視する。まず、
Ｍ Ｐ ＩＪ Ｂ（ハ）か主記憶（至）にデータを舎き
出す場合、シＡＣｈＥＡ（４）が持つＡＤＤＲＡ曽とＭ
ＰＬＩＢｆｉによって主記憶（９）に書き出さｎたデ
ータのアドレスか異なる場合ばＰｖｉＰＵＡ（ｇはその
ままシステムバス饅とアクセス信号Ｃ３ｖの監視を続し
ブる。
Ｍ Ｐ ｔＪ Ｂ Ｉ２４１かＵＡＣ）ｉＥＡ ＠持つ
Ｌ）ＡＴＡＡ（至）のＡＤＬ３ＲＡ＠と同じアドレスの
主記憶上のデータ酸を書き換えた場合は、Ｍｐｔ＊Ａｗ
はＣＡＣ）ｉｈＡ□□□のＤ Ａ ＴＡＡ（至）を無効
とする事でデータの一貫性を保つ。その後、必要とｒｔ
ｎばＩ！ＩＰ Ｕ Ａ（ハ）はそのデータを主記憶−よ
り再度キャッシングする。次ζこＭ Ｐ ［Ｉ ＢＧ！
４ρ）主ｆｊｃ憶四のデータを読み比す場合、ＭＰＩＪ
Ａ脅のＣＡＣ）ＩＥＡ曽のＩＪＡＴＡＡ （、！２１９
と主記憶上のデータロが一致している場合はへ＝ｔＰ（
ＪＡ脅はそのままシステムバスＱとアクセス信号６ｖの
監視を続け、ＮＩＰＵＢ□□□は主記憶上のデータロを
読み出す。一方、コピーパック方式のキャッシュメモリ
の場合などＣＡにＨｈＡｃ２５（Ｄ ＬＩＡＴＡＡ ＠
をＭＰ（ＪＡｔｎ＋！更新したが主記憶上のデータ酸を
更新していない場合などは、ｕＡｃ）ｉＥＡ ＠のＤＡ
ＴＡＡ＠９と主記憶上のデータ酸か不一致となるので、
第１の方法としてＭＰ［ＪＡρはＭＰＬＩＢ陶の主記憶
（至）へのデータアクセスを禁止し、この間ｆｎＭＰＬ
ｉＡｃＡ（７）持−） ＬＩＡＴＡＡ ＠を主記憶−に
掃き出しＭＰＵＢ１２４に再度、主記憶Ｑから読み出し
をさせることでデータの一貫性を保つ。第２の方法とし
てＭＰＬＩＡ（至）は＃ｔＰＬ＋ＢＮの主記憶ゆへのア
クセスを禁止し、ＩＱＩ Ｐ Ｕ Ａ−のＬＡＣＨｈＡ
（至）へアクセスさせＭ Ｐ ＬＩ Ｂ曽かＮＩ Ｐ
ＬＩ Ａ四の持つＬＩＡＴＡＡ 鱒をアクセスする事で
データの一貫性を保つ。
Ｌ）ＡＴＡＡ（至）のＡＤＬ３ＲＡ＠と同じアドレスの
主記憶上のデータ酸を書き換えた場合は、Ｍｐｔ＊Ａｗ
はＣＡＣ）ｉｈＡ□□□のＤ Ａ ＴＡＡ（至）を無効
とする事でデータの一貫性を保つ。その後、必要とｒｔ
ｎばＩ！ＩＰ Ｕ Ａ（ハ）はそのデータを主記憶−よ
り再度キャッシングする。次ζこＭ Ｐ ［Ｉ ＢＧ！
４ρ）主ｆｊｃ憶四のデータを読み比す場合、ＭＰＩＪ
Ａ脅のＣＡＣ）ＩＥＡ曽のＩＪＡＴＡＡ （、！２１９
と主記憶上のデータロが一致している場合はへ＝ｔＰ（
ＪＡ脅はそのままシステムバスＱとアクセス信号６ｖの
監視を続け、ＮＩＰＵＢ□□□は主記憶上のデータロを
読み出す。一方、コピーパック方式のキャッシュメモリ
の場合などＣＡにＨｈＡｃ２５（Ｄ ＬＩＡＴＡＡ ＠
をＭＰ（ＪＡｔｎ＋！更新したが主記憶上のデータ酸を
更新していない場合などは、ｕＡｃ）ｉＥＡ ＠のＤＡ
ＴＡＡ＠９と主記憶上のデータ酸か不一致となるので、
第１の方法としてＭＰ［ＪＡρはＭＰＬＩＢ陶の主記憶
（至）へのデータアクセスを禁止し、この間ｆｎＭＰＬ
ｉＡｃＡ（７）持−） ＬＩＡＴＡＡ ＠を主記憶−に
掃き出しＭＰＵＢ１２４に再度、主記憶Ｑから読み出し
をさせることでデータの一貫性を保つ。第２の方法とし
てＭＰＬＩＡ（至）は＃ｔＰＬ＋ＢＮの主記憶ゆへのア
クセスを禁止し、ＩＱＩ Ｐ Ｕ Ａ−のＬＡＣＨｈＡ
（至）へアクセスさせＭ Ｐ ＬＩ Ｂ曽かＮＩ Ｐ
ＬＩ Ａ四の持つＬＩＡＴＡＡ 鱒をアクセスする事で
データの一貫性を保つ。
前記とは逆に＆１ＰＵＡｃＡかバスマスタとなりＮＩＰ
ＬＩＢ（至）のしＡＣ）ｉＥ Ｂ （至）のＩＪＡＴＡ
ＢｌのＡＬＩＤ ＲＢ四と同じアドレスの主起１ｆａＲ
のデータを操作する場合も前記同様の操作でＮＩＰＬ＋
Ｂ（Ｈの持つＤＡＴＡＢｌと主記憶上のデータロとの一
貫性を保つ。
ＬＩＢ（至）のしＡＣ）ｉＥ Ｂ （至）のＩＪＡＴＡ
ＢｌのＡＬＩＤ ＲＢ四と同じアドレスの主起１ｆａＲ
のデータを操作する場合も前記同様の操作でＮＩＰＬ＋
Ｂ（Ｈの持つＤＡＴＡＢｌと主記憶上のデータロとの一
貫性を保つ。
以下の、他の従来例の説明の図は基本色な回路構成は第
２図と大差無くまた広く公知なため省略する。
２図と大差無くまた広く公知なため省略する。
キャッシュメモリを内蔵するＩＶＩＰ ｔ、ｌが他のバ
スマスタから主記憶にデータを書き込まｔた場合と他の
バスマスタが主記憶からデータを読み出した場合で主記
憶のデータとＭ Ｐ Ｕか内蔵するキャッシュメモリの
データが一致する場合は前記同様システムバスとアクセ
ス信号の監視をｆＶＩ Ｐ Ｕ ＋、Ｚ 続ケる。
スマスタから主記憶にデータを書き込まｔた場合と他の
バスマスタが主記憶からデータを読み出した場合で主記
憶のデータとＭ Ｐ Ｕか内蔵するキャッシュメモリの
データが一致する場合は前記同様システムバスとアクセ
ス信号の監視をｆＶＩ Ｐ Ｕ ＋、Ｚ 続ケる。
一方、主記憶のデータと内蔵キャッシュメモリのデータ
か不一致の場合は、他のバスマスタの主記憶へのアクセ
スを禁止しＲａＰＵの内蔵キャッシュメモリへアクセス
させバスマスタがこのデータを読み出すことでデータの
一貫性を保つ。
か不一致の場合は、他のバスマスタの主記憶へのアクセ
スを禁止しＲａＰＵの内蔵キャッシュメモリへアクセス
させバスマスタがこのデータを読み出すことでデータの
一貫性を保つ。
また、システムバスやアクセス信号を監視する機能を持
たないＩＶ／Ｉ Ｐ Ｕでは他のバスマスタかアクセス
する可能性のめる領域のデータをキャッシングしないよ
うに外部回路を設Ｃブることで一貫性を保つ。
たないＩＶ／Ｉ Ｐ Ｕでは他のバスマスタかアクセス
する可能性のめる領域のデータをキャッシングしないよ
うに外部回路を設Ｃブることで一貫性を保つ。
さらに、バスアクセスを行わすにｌｖｔ Ｐ Ｕ ＋こ
従属するコ・プロセッサとのインターフェイス機能を持
つＭＰＵ例えばトロン仕様３２ビツトマイクロプロセツ
サＭ３２／２００ と浮動小数点コ・プロセッサ間＃
６Ｍ３２／Ｆ Ｐ Ｕテ（７）Ｍ ３２／２００ （７
）、Ｊ： ウナＭＰしでは、コ・プロセッサかバスマス
タとなる事かないので主記憶とコ・プロセッサ間のデー
タの読み出し、書き込み要求を全て〜＋Ｐ［Ｊが受は付
けて処理する。ここでコ・プロセッサか用いるデータの
跣み出しに関しては内蔵キャッシュメモリにデータが存
在してもｆＶｌ ３２／２００の内蔵キャッシュメモリ
は主記憶の更新と内蔵キャッシュメモリを一括して更新
するライトスル一方式なので内蔵キャッシュメモリのデ
ータと主記憶のデータか一致しているので、このデータ
を無視し常に主記憶からの読み出しを行いコ・プロセッ
サに渡す。コ・プロセッサか主記憶に査き込む場合は、
−旦データを主記憶に書き込んでから内蔵キャッシュメ
モリに読み込む事を行い、データの一貫性を保つ。
従属するコ・プロセッサとのインターフェイス機能を持
つＭＰＵ例えばトロン仕様３２ビツトマイクロプロセツ
サＭ３２／２００ と浮動小数点コ・プロセッサ間＃
６Ｍ３２／Ｆ Ｐ Ｕテ（７）Ｍ ３２／２００ （７
）、Ｊ： ウナＭＰしでは、コ・プロセッサかバスマス
タとなる事かないので主記憶とコ・プロセッサ間のデー
タの読み出し、書き込み要求を全て〜＋Ｐ［Ｊが受は付
けて処理する。ここでコ・プロセッサか用いるデータの
跣み出しに関しては内蔵キャッシュメモリにデータが存
在してもｆＶｌ ３２／２００の内蔵キャッシュメモリ
は主記憶の更新と内蔵キャッシュメモリを一括して更新
するライトスル一方式なので内蔵キャッシュメモリのデ
ータと主記憶のデータか一致しているので、このデータ
を無視し常に主記憶からの読み出しを行いコ・プロセッ
サに渡す。コ・プロセッサか主記憶に査き込む場合は、
−旦データを主記憶に書き込んでから内蔵キャッシュメ
モリに読み込む事を行い、データの一貫性を保つ。
ここまで説明してきたようにＭＰ［ｊの内蔵キャッシュ
メモリはデータの一貫性を保つ目的以外に他のバスマス
タかアクセスできない構成になっている。
メモリはデータの一貫性を保つ目的以外に他のバスマス
タかアクセスできない構成になっている。
従来のマイクロプロセッサ内蔵キャッシュメモリ回路は
以上のように構成さ「しているので、最近の非常に大き
なデータを扱うシステムではシステムのコストを考える
と一次記憶としての主記憶にはコンパクトでメモリＷｔ
か大きくコストの低いＬＩ ＲＡ ｓｉを便用したい。
以上のように構成さ「しているので、最近の非常に大き
なデータを扱うシステムではシステムのコストを考える
と一次記憶としての主記憶にはコンパクトでメモリＷｔ
か大きくコストの低いＬＩ ＲＡ ｓｉを便用したい。
しかし、ＭＰＬｉの高速化に対してＤＲＡＭのデータア
クセスの筒速化が追いついていない現状ρ・ある。デー
タアクセスが速いＳ Ｋ Ａ Ｍを用いｎばアクセス速
度の問題は解決するかＤ ＲＡ Ｍに比ベメモリ谷ｌが
小さく単価も高いためシステムに占める主記憶のコスト
が非常に高くなる。このためプログラムの主Ｍｅ憶への
アクセスか物理的、時間的（こ局所性を持つという事を
利用して主記憶に＋ｘ Ｌｌ ｋ Ａ ＩＶＩを用いて
Ｍ’Ｐ Ｌｌとのアクセス速度のギャップを補うためア
クセス速度の速い緩衝占己憶であるキャッシュメモリを
ｒｖｌ、ＰＵと主記憶の市に設ζブている。
クセスの筒速化が追いついていない現状ρ・ある。デー
タアクセスが速いＳ Ｋ Ａ Ｍを用いｎばアクセス速
度の問題は解決するかＤ ＲＡ Ｍに比ベメモリ谷ｌが
小さく単価も高いためシステムに占める主記憶のコスト
が非常に高くなる。このためプログラムの主Ｍｅ憶への
アクセスか物理的、時間的（こ局所性を持つという事を
利用して主記憶に＋ｘ Ｌｌ ｋ Ａ ＩＶＩを用いて
Ｍ’Ｐ Ｌｌとのアクセス速度のギャップを補うためア
クセス速度の速い緩衝占己憶であるキャッシュメモリを
ｒｖｌ、ＰＵと主記憶の市に設ζブている。
しかし、キャッシュメモリもシステムの実装面積の問題
？コストが高くなる問題から最近では実装面積の削減と
低速な外部メモリに対しても一定の性能をｂｅするため
ｉこキャッシュメモリをＭ ＰＵ内部に取り込む方向に
ある。このためキャッシュメモリを内蔵するＭＰ Ｌｌ
の場合はよほどの事かない陰りは、外部にキャッシュメ
モリを持たすとも一定の性能を得る事かできる。しかし
コ・プロセッサやキャッシュメモリを内蔵し・ぽいバス
マスタがシステムバスを共有するシステムにおいては、
こしらの主記憶へのアクセスがネックとなってしまい全
体の性能を下げるか性能を維持するためにコ・プロセッ
サやキャッシュメモリを内蔵しないバスマスタのための
キャッジ、ユメ・モリを要したりアクセスの高速なメモ
リを要する事になる。結果として、コストの高い主記憶
を要したり烏価な外付はキャッシュメモリによるコスト
アップや実装置ｈ］槓が増加する等の問題点υ）あった
。
？コストが高くなる問題から最近では実装面積の削減と
低速な外部メモリに対しても一定の性能をｂｅするため
ｉこキャッシュメモリをＭ ＰＵ内部に取り込む方向に
ある。このためキャッシュメモリを内蔵するＭＰ Ｌｌ
の場合はよほどの事かない陰りは、外部にキャッシュメ
モリを持たすとも一定の性能を得る事かできる。しかし
コ・プロセッサやキャッシュメモリを内蔵し・ぽいバス
マスタがシステムバスを共有するシステムにおいては、
こしらの主記憶へのアクセスがネックとなってしまい全
体の性能を下げるか性能を維持するためにコ・プロセッ
サやキャッシュメモリを内蔵しないバスマスタのための
キャッジ、ユメ・モリを要したりアクセスの高速なメモ
リを要する事になる。結果として、コストの高い主記憶
を要したり烏価な外付はキャッシュメモリによるコスト
アップや実装置ｈ］槓が増加する等の問題点υ）あった
。
今般製造プロセスの微組化番こともない比較的大きなり
ｌのキャッシュメモリを内＆するへｔＰしか製造可能と
なってお′す、この傾向か続いている。
ｌのキャッシュメモリを内＆するへｔＰしか製造可能と
なってお′す、この傾向か続いている。
そこでＭ Ｆ ｔｊの内蔵キャッシュメモリをデータの
一貫性を保つ目的以外ζこ、他のバスマスタからも選択
的にアクセス可能とする事により、データへのアクセス
の高速化を可能とする手段を設けたものである。
一貫性を保つ目的以外ζこ、他のバスマスタからも選択
的にアクセス可能とする事により、データへのアクセス
の高速化を可能とする手段を設けたものである。
この発明ｆこおけるマイクロプロセッサ内蔵キャッシュ
メモリ回路１工、主記憶へのアクセスがネックとなるこ
とでのシステムとしての性能を損なう事と外付けのキャ
ッシュメモリや主記憶に高速なメモリを用いる必要がな
くなる。
メモリ回路１工、主記憶へのアクセスがネックとなるこ
とでのシステムとしての性能を損なう事と外付けのキャ
ッシュメモリや主記憶に高速なメモリを用いる必要がな
くなる。
以下、本発明の芙厖例を示す。第１図において（１）は
本発明による回路部分、（２）は制御手段、（３月ユア
クセス信号先生手段、（４〕は設定領域格納手段、（５
月まアクセス権格納手段、（６月まアクセス権比較手峻
、（７）はエントリアドレス発生手段、（８）＋、Ｚア
クセス要求ンコーダ、（９）はアクセス信号発生回路、
ｏｎはキャッシュメモリ、（ロ）はキャッシュエントリ
、（２）はシステムバス、（１；１１Ｊ］’ｖｌＰＵ内
部からのアクセス要求、（ｌｌｚＭＰＵ外部からのアク
セス要求、しはデコードさ口たアクセス要求、曲はアク
セス権データ、助はアクセス権比較結果、（至）はアク
セス信号、０１は設定領域データ、ｒ２１Ｊはエントリ
アドレス、２υはデータヒツト信号、□□□ばデータの
入出力を示す。尚、同区でほこ口ら回路を含むＭＰＵを
示す部分を省略している。また、キャッシュメモリαＱ
に対する要求信号を内部−からと外部０勺から１本づつ
示しているが任意数の要求信号か入ってもよい。
本発明による回路部分、（２）は制御手段、（３月ユア
クセス信号先生手段、（４〕は設定領域格納手段、（５
月まアクセス権格納手段、（６月まアクセス権比較手峻
、（７）はエントリアドレス発生手段、（８）＋、Ｚア
クセス要求ンコーダ、（９）はアクセス信号発生回路、
ｏｎはキャッシュメモリ、（ロ）はキャッシュエントリ
、（２）はシステムバス、（１；１１Ｊ］’ｖｌＰＵ内
部からのアクセス要求、（ｌｌｚＭＰＵ外部からのアク
セス要求、しはデコードさ口たアクセス要求、曲はアク
セス権データ、助はアクセス権比較結果、（至）はアク
セス信号、０１は設定領域データ、ｒ２１Ｊはエントリ
アドレス、２υはデータヒツト信号、□□□ばデータの
入出力を示す。尚、同区でほこ口ら回路を含むＭＰＵを
示す部分を省略している。また、キャッシュメモリαＱ
に対する要求信号を内部−からと外部０勺から１本づつ
示しているが任意数の要求信号か入ってもよい。
次に動作について説明する。ます、外部からキャッシュ
メモリ叫へのアクセス権を持ったアクセス要求か発生し
た場合を示す。外部からキャッシュメモリＱＬＪへのア
クセス要求０勺かアクセス要求デコータ（８）に入ると
アクセス要求デコーダ（８９はアクセス要求を出してい
るバスマスタ（ここでは図示していない）を判別し制御
手段（２）に判別した結果のアクセス要求時をおくる。
メモリ叫へのアクセス権を持ったアクセス要求か発生し
た場合を示す。外部からキャッシュメモリＱＬＪへのア
クセス要求０勺かアクセス要求デコータ（８）に入ると
アクセス要求デコーダ（８９はアクセス要求を出してい
るバスマスタ（ここでは図示していない）を判別し制御
手段（２）に判別した結果のアクセス要求時をおくる。
制御手段ではアクセス信号発生手段（３）からのアクセ
ス要求α〜と予めアクセス権格納手段（５）に格納さｎ
たアクセス権データα麹を順次アクセス権比較手段（６
）で比較し、その結果をアクセス権比較結果α７ノとし
て出力する。ここでは外部からキャッシュメモリαＯへ
のアクセス権を持ったアクセス要求が発生した場合なの
でアクセス格比教結果叩はＭＰＬ＋内蔵キャッシュメモ
リにアクセス可能な領域かある事を意味する一致を示す
。アクセス権比較結果（１７）は設定領域格納手段（４
Ｊ、アクセス権格納手段（５）およびアクセス信号発生
手段（３）のアクセス信号発生回路（９）へ送ら口る。
ス要求α〜と予めアクセス権格納手段（５）に格納さｎ
たアクセス権データα麹を順次アクセス権比較手段（６
）で比較し、その結果をアクセス権比較結果α７ノとし
て出力する。ここでは外部からキャッシュメモリαＯへ
のアクセス権を持ったアクセス要求が発生した場合なの
でアクセス格比教結果叩はＭＰＬ＋内蔵キャッシュメモ
リにアクセス可能な領域かある事を意味する一致を示す
。アクセス権比較結果（１７）は設定領域格納手段（４
Ｊ、アクセス権格納手段（５）およびアクセス信号発生
手段（３）のアクセス信号発生回路（９）へ送ら口る。
設定履域格納手段（４）で（まアクセス権の一致により
アクセス権格納手段（５）に格組さ口たアクセス権に対
応する設定＠域データα樟をエントリアドレス発生手段
（７月こ送る。エントリアドレス発生手段（７）ではこ
のデータに対応するキャッシュメモリαｑのキャッシュ
エントリαυを選択するためのエントリアドレスＯｓを
発生する。アクセス権＆納手段（５）でにアクセス権の
一致によりアクセス権比較手段（６（へのアクセス権デ
ータ叫の転送を終了する。一方、アクセス信号発生回路
（９月まアクセス権の一致によりキャッシュメモリＱｌ
ｊのデータ入出力を制御するためのアクセス信号（ト）
をキャッシュメモリ（１（Ｊに出力する。キャッシュメ
モリ般は外部のバスマスタ要求するデータか対応する領
域に存在する場合データヒツト信号ｃ２υを出力し、対
応する領域のキャッシュエントリα〃とシステムバス□
□□を介してデータの入出力（４）を行う。
アクセス権格納手段（５）に格組さ口たアクセス権に対
応する設定＠域データα樟をエントリアドレス発生手段
（７月こ送る。エントリアドレス発生手段（７）ではこ
のデータに対応するキャッシュメモリαｑのキャッシュ
エントリαυを選択するためのエントリアドレスＯｓを
発生する。アクセス権＆納手段（５）でにアクセス権の
一致によりアクセス権比較手段（６（へのアクセス権デ
ータ叫の転送を終了する。一方、アクセス信号発生回路
（９月まアクセス権の一致によりキャッシュメモリＱｌ
ｊのデータ入出力を制御するためのアクセス信号（ト）
をキャッシュメモリ（１（Ｊに出力する。キャッシュメ
モリ般は外部のバスマスタ要求するデータか対応する領
域に存在する場合データヒツト信号ｃ２υを出力し、対
応する領域のキャッシュエントリα〃とシステムバス□
□□を介してデータの入出力（４）を行う。
次に外部からアクセス権を持たないアクセス要求が発生
した場合を示す。外部からキャッシュメモリへのアクセ
ス要求（１４１かアクセス要求デコーダ（８〕に入力さ
口てからアクセス権比較手段（６）かアクセス権を比較
し、その結果をアクセス権比較結果α７）として出力す
るまでの動作は前記アクセス〜を持つアクセス要求か入
力さ口た場合と同一である。
した場合を示す。外部からキャッシュメモリへのアクセ
ス要求（１４１かアクセス要求デコーダ（８〕に入力さ
口てからアクセス権比較手段（６）かアクセス権を比較
し、その結果をアクセス権比較結果α７）として出力す
るまでの動作は前記アクセス〜を持つアクセス要求か入
力さ口た場合と同一である。
ここでは外部からキャッシュメモリ叫へのアクセス権を
持たないアクセス要求η〉発生した場合なのでアクセス
権比較糺朱叩ノはＭＰＬｉ内龜キャッシュメモリにアク
セス可能な領域かない事を意味する不一致を示す。アク
セス権比較糺果Ｏｙノは設定領域格納手段（４）、アク
セス権格納手段（５）およびアクセス信号発生手段（３
）のアクセス信号発生回路（９ノヘ送られる。設定領域
格納手段（４）およびアクセス信号発生回路（９）では
アクセス権の一致を示す信号が来るまで待機状態となる
。一方、アクセス権格納手段（５）ではアクセス権の不
一致によりアクセス権格納手段（５）に格納さ口ている
他のアクセス権データ叫をアクセス権比較手段（６）に
送る。最終的に格納さしている全てのアクセス権データ
α切をアクセス権比較手段（６）への転送する。この結
果アクセス信号発生回路（９）にはアクセス権比較結果
（４’ｔ）が一致を示す事かないためアクセス信号叫が
キャッシュメモリに送らｎず、アクセス要求を発生した
外部のバスマスタは主ｆｆｅ憶（ここでは図示していな
い）との間でデータの入出力を行う事になる。〜ｉＰｕ
内部からアクセス要求ＣＬ４カ発生した場合も同様であ
る。
持たないアクセス要求η〉発生した場合なのでアクセス
権比較糺朱叩ノはＭＰＬｉ内龜キャッシュメモリにアク
セス可能な領域かない事を意味する不一致を示す。アク
セス権比較糺果Ｏｙノは設定領域格納手段（４）、アク
セス権格納手段（５）およびアクセス信号発生手段（３
）のアクセス信号発生回路（９ノヘ送られる。設定領域
格納手段（４）およびアクセス信号発生回路（９）では
アクセス権の一致を示す信号が来るまで待機状態となる
。一方、アクセス権格納手段（５）ではアクセス権の不
一致によりアクセス権格納手段（５）に格納さ口ている
他のアクセス権データ叫をアクセス権比較手段（６）に
送る。最終的に格納さしている全てのアクセス権データ
α切をアクセス権比較手段（６）への転送する。この結
果アクセス信号発生回路（９）にはアクセス権比較結果
（４’ｔ）が一致を示す事かないためアクセス信号叫が
キャッシュメモリに送らｎず、アクセス要求を発生した
外部のバスマスタは主ｆｆｅ憶（ここでは図示していな
い）との間でデータの入出力を行う事になる。〜ｉＰｕ
内部からアクセス要求ＣＬ４カ発生した場合も同様であ
る。
以上のように不発明によｆｌ、は％Ｊ Ｐ シ内蔵キャ
ッシュメモリへのシステム内の他のバスマスタやコ・プ
ロセッサからのデータアクセスか可能となることでキャ
ッシュメモリを持たないバスマスタやコ・プロセッサの
命令やデータアクセスの高速化が図ｎ、高速でコストの
扁い主記憶を要したり毘価な外付はキャッシュメモリを
構成すること；こよるコスト増加と外付は回路による笑
装面檀堆加の問題か解決する。
ッシュメモリへのシステム内の他のバスマスタやコ・プ
ロセッサからのデータアクセスか可能となることでキャ
ッシュメモリを持たないバスマスタやコ・プロセッサの
命令やデータアクセスの高速化が図ｎ、高速でコストの
扁い主記憶を要したり毘価な外付はキャッシュメモリを
構成すること；こよるコスト増加と外付は回路による笑
装面檀堆加の問題か解決する。
また、本発明によるキャッシュメモリ回路を内蔵するＭ
Ｐ Ｕ同士がお互いの内蔵キャッシュメモリを相互に
有効活用するここが可能となり、見かけ上のキャッシュ
容量増加により低速な主記憶へのデータアクセスが減り
システムの性能向上を区口る効果かある。
Ｐ Ｕ同士がお互いの内蔵キャッシュメモリを相互に
有効活用するここが可能となり、見かけ上のキャッシュ
容量増加により低速な主記憶へのデータアクセスが減り
システムの性能向上を区口る効果かある。
第１図は本先明の一実施例によるマイクロプロセッサ内
蔵キャッシュメモリ回路凶、第２凶は従来のキャッシュ
メモリ回Ｆ＠凶である。 図において、（１）ば本発明による回路、（２）は制動
手段、（３）はアクセス信号発生手段、（４）ハ設定領
域格納手段、（５）はアクセス権格納手段、（６）はア
クセス権比較手段、（７）はエントリアドレス発生手段
、（８月ユアクセス要求デコータ、（９〕はアクセス信
号発生回路、叫はキャッシュメモリ、叩はキャッシュエ
ントリ、四はシステムバス、餞はＭＰＵ内部からのアク
セス要求、ｕ僧＋二ＭＰＬＩ外部からのアクセス要求、
叫はデコードされたアクセス要求、叫はアクセス権デー
タ、助はアクセス権比較結果、叫はアクセス信号、αＣ
１は設定領域データ、山はエントリアドレス、ｃ２ＸＩ
はデータヒツト信号、四はデータ入出力、ＣＡはＭＰＵ
Ａ、−は＆ｉＰ［ＪＢ、□□□はＣＡＵ）ｉＥＡ 、
（７）はＣＡＣＭｈＢ、 （２）はＡＬＩＤＫＡ
、 （２）はＤＡＴＡＡ 、 ＠ｉｔ！ ＡＬＩＤＲ
Ｂ 、 ｍｉ！ ＤＡＴＡＢ 、 ＧＵｉ！ ７ クセ
ス信号、ｇ４は主記憶、■は主記憶上のデータである。 なお、図中、同一符号は同一、又は相当部分を示す。
蔵キャッシュメモリ回路凶、第２凶は従来のキャッシュ
メモリ回Ｆ＠凶である。 図において、（１）ば本発明による回路、（２）は制動
手段、（３）はアクセス信号発生手段、（４）ハ設定領
域格納手段、（５）はアクセス権格納手段、（６）はア
クセス権比較手段、（７）はエントリアドレス発生手段
、（８月ユアクセス要求デコータ、（９〕はアクセス信
号発生回路、叫はキャッシュメモリ、叩はキャッシュエ
ントリ、四はシステムバス、餞はＭＰＵ内部からのアク
セス要求、ｕ僧＋二ＭＰＬＩ外部からのアクセス要求、
叫はデコードされたアクセス要求、叫はアクセス権デー
タ、助はアクセス権比較結果、叫はアクセス信号、αＣ
１は設定領域データ、山はエントリアドレス、ｃ２ＸＩ
はデータヒツト信号、四はデータ入出力、ＣＡはＭＰＵ
Ａ、−は＆ｉＰ［ＪＢ、□□□はＣＡＵ）ｉＥＡ 、
（７）はＣＡＣＭｈＢ、 （２）はＡＬＩＤＫＡ
、 （２）はＤＡＴＡＡ 、 ＠ｉｔ！ ＡＬＩＤＲ
Ｂ 、 ｍｉ！ ＤＡＴＡＢ 、 ＧＵｉ！ ７ クセ
ス信号、ｇ４は主記憶、■は主記憶上のデータである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- マイクロプロセッサに内蔵されるキャッシュメモリに
おいて、前記キャッシュメモリの任意または固定の領域
に異なるバスマスタまたはコ・プロセッサのアクセス権
を設定可能な制御手段、前記キャッシュメモリへのバス
マスタまたはコ・プロセッサのアクセス要求に対し、前
記制御手段により設定された前記キャッシュメモリの任
意または固定の領域への異なるバスマスタまたはコ・プ
ロセッサのアクセス権に従ったアクセス信号を発生する
アクセス信号先生手段を有し、前記キャッシュメモリを
外部のバスマスタまたはコ・プロセッサから選択的にア
クセス可能としたことを特徴とするマイクロプロセッサ
内蔵キャッシュメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324270A JPH04190436A (ja) | 1990-11-26 | 1990-11-26 | マイクロプロセッサ内蔵キャッシュメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324270A JPH04190436A (ja) | 1990-11-26 | 1990-11-26 | マイクロプロセッサ内蔵キャッシュメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04190436A true JPH04190436A (ja) | 1992-07-08 |
Family
ID=18163936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2324270A Pending JPH04190436A (ja) | 1990-11-26 | 1990-11-26 | マイクロプロセッサ内蔵キャッシュメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04190436A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006513510A (ja) * | 2003-01-27 | 2006-04-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 書き込みデータをキャッシュにインジェクトする方法及び装置 |
| US9253046B2 (en) | 1998-09-10 | 2016-02-02 | International Business Machines Corporation | Controlling the state of duplexing of coupling facility structures |
-
1990
- 1990-11-26 JP JP2324270A patent/JPH04190436A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9253046B2 (en) | 1998-09-10 | 2016-02-02 | International Business Machines Corporation | Controlling the state of duplexing of coupling facility structures |
| US9565013B2 (en) | 1998-09-10 | 2017-02-07 | International Business Machines Corporation | Controlling the state of duplexing of coupling facility structures |
| US9860315B2 (en) | 1998-09-10 | 2018-01-02 | International Business Machines Corporation | Controlling the state of duplexing of coupling facility structures |
| US10491675B2 (en) | 2001-10-01 | 2019-11-26 | International Business Machines Corporation | Controlling the state of duplexing of coupling facility structures |
| JP2006513510A (ja) * | 2003-01-27 | 2006-04-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 書き込みデータをキャッシュにインジェクトする方法及び装置 |
| JP4663329B2 (ja) * | 2003-01-27 | 2011-04-06 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 書き込みデータをキャッシュにインジェクトする方法及び装置 |
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