JPH04183016A - タップ間隔混合型等化器 - Google Patents
タップ間隔混合型等化器Info
- Publication number
- JPH04183016A JPH04183016A JP31203690A JP31203690A JPH04183016A JP H04183016 A JPH04183016 A JP H04183016A JP 31203690 A JP31203690 A JP 31203690A JP 31203690 A JP31203690 A JP 31203690A JP H04183016 A JPH04183016 A JP H04183016A
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- JP
- Japan
- Prior art keywords
- tap
- equalizer
- baud
- delay element
- interval
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005070 sampling Methods 0.000 claims description 4
- 230000006866 deterioration Effects 0.000 abstract description 3
- 239000000654 additive Substances 0.000 abstract 3
- 230000000996 additive effect Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、デジタル化された信号を等化する等化器に関
する。
する。
（従来の技術）
従来の等化器は、ボー周期の遅延を持つ遅延素子とタッ
プから構成されるボー周期間隔型等化方式や、ボー周期
の整数分の１の遅延を持つ遅延素子とタップから構成さ
れる分数周期間隔型等化方式％式％ 第２図は、従来のボー周期間隔型等化器のブロック図で
ある。ボー周期の遅延（Ｔ）を持つ遅延素子６が縦続接
続された遅延素子群７と、各遅延素子６の出力信号に係
数を掛けるタップ８と、各タップ８の出力を加算する加
算器９で構成されている。
プから構成されるボー周期間隔型等化方式や、ボー周期
の整数分の１の遅延を持つ遅延素子とタップから構成さ
れる分数周期間隔型等化方式％式％ 第２図は、従来のボー周期間隔型等化器のブロック図で
ある。ボー周期の遅延（Ｔ）を持つ遅延素子６が縦続接
続された遅延素子群７と、各遅延素子６の出力信号に係
数を掛けるタップ８と、各タップ８の出力を加算する加
算器９で構成されている。
第３図は、従来の遅延量がボー周期の半分（Ｔ／２）で
ある遅延素子１０を用いた分数周期間隔型等化器の一ブ
ロック図である。ボー周期の１／２の遅延をを持つ遅延
素子１０が縦続接続された遅延素子群１１と、各遅延素
子１０の出力信号に係数を掛けるタップ１２と、各タッ
プ１２の出力を加算する加算器１３で構成されている。
ある遅延素子１０を用いた分数周期間隔型等化器の一ブ
ロック図である。ボー周期の１／２の遅延をを持つ遅延
素子１０が縦続接続された遅延素子群１１と、各遅延素
子１０の出力信号に係数を掛けるタップ１２と、各タッ
プ１２の出力を加算する加算器１３で構成されている。
（発明が解決しようとする課題）
上述したボー周期間隔型等什器は、第４図の出カスベク
トル図に示すようにボー周波数の１／２の周波数付近で
折り返しによるエイリアスが生じる。入力信号と等什器
の位相が一致していないと、このエイルアスの影響によ
り等化特性に劣化が生じる。そこで、等什器の位相を正
確にあわせるための制御が必要になるという問題がある
。
トル図に示すようにボー周波数の１／２の周波数付近で
折り返しによるエイリアスが生じる。入力信号と等什器
の位相が一致していないと、このエイルアスの影響によ
り等化特性に劣化が生じる。そこで、等什器の位相を正
確にあわせるための制御が必要になるという問題がある
。
また、分数周期間隔型等什器は、エイリアスが発生しな
いために等什器の位相を制御する必要がないが、遅延素
子およびタップの数が増大するという問題がある。
いために等什器の位相を制御する必要がないが、遅延素
子およびタップの数が増大するという問題がある。
（課題を解決するための手段）
本発明のタップ間隔混合型等什器は、ボー周期の整数分
の１に相当するサンプル周期でサンプルされたデジタル
信号を入力信号とするサンプル周期の遅延を持つ遅延素
子が複数縦続接続された遅延素子群と、前記遅延素子群
の中の各前記遅延素子の出力端子の中のボー周期間隔に
相当する８カ端子からそれぞれ出力信号を取り昌して係
数を掛け乗算結果を出力するボー間隔タップと、前記ボ
ー間隔タップへ入力される前記遅延素子出力端子以外の
前記遅延素子出力端子の中における１つ以上の出力端子
から出力信号を取り畠し係数を掛け乗算結果を出力する
付加タップと、前記各ボー間隔タップの各出力信号と前
記付加タップの各出力信号を加算して加算結果を出力す
る加算器を備えている。
の１に相当するサンプル周期でサンプルされたデジタル
信号を入力信号とするサンプル周期の遅延を持つ遅延素
子が複数縦続接続された遅延素子群と、前記遅延素子群
の中の各前記遅延素子の出力端子の中のボー周期間隔に
相当する８カ端子からそれぞれ出力信号を取り昌して係
数を掛け乗算結果を出力するボー間隔タップと、前記ボ
ー間隔タップへ入力される前記遅延素子出力端子以外の
前記遅延素子出力端子の中における１つ以上の出力端子
から出力信号を取り畠し係数を掛け乗算結果を出力する
付加タップと、前記各ボー間隔タップの各出力信号と前
記付加タップの各出力信号を加算して加算結果を出力す
る加算器を備えている。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
遅延素子（Ｔ／２）１はボー周期の半分の遅延量（Ｔ／
２）を持っている。これら遅延素子１が８個縦続されて
遅延素子群２を構成している。ボー間隔タップ３からは
、各遅延素子１の中から１つおきに信号を取り高し、そ
れぞれタップ係数を掛ける。付加タップ４は、ボー間隔
タップ３が接続されていない遅延素子１の出力端子の一
部に接続され、タップ係数が掛けられる。ボー間隔タッ
プ３や付加タップ４の出力信号は加算器５で加算され、
等化出力として出力される。
２）を持っている。これら遅延素子１が８個縦続されて
遅延素子群２を構成している。ボー間隔タップ３からは
、各遅延素子１の中から１つおきに信号を取り高し、そ
れぞれタップ係数を掛ける。付加タップ４は、ボー間隔
タップ３が接続されていない遅延素子１の出力端子の一
部に接続され、タップ係数が掛けられる。ボー間隔タッ
プ３や付加タップ４の出力信号は加算器５で加算され、
等化出力として出力される。
次に、本実施例の動作例を説明する。第１図において、
付加タップ４を付加しなければ、ボー間隔型等什器とし
て動作する。また、付加タップ４をボー間隔タップ３の
間に全て付加すれば分数間隔型等什器として動作する。
付加タップ４を付加しなければ、ボー間隔型等什器とし
て動作する。また、付加タップ４をボー間隔タップ３の
間に全て付加すれば分数間隔型等什器として動作する。
本発明では、ボー間隔タップ３の間の一部に１つ以上の
付加タップ４を付加することにより、ボー周期間隔型等
化器と分数周期間隔型等化器が混合した等什器として動
作する。
付加タップ４を付加することにより、ボー周期間隔型等
化器と分数周期間隔型等化器が混合した等什器として動
作する。
また、遅延量がボー周期の１／３や１／４である遅延素
子を用いても本発明の等什器が構成できる。
子を用いても本発明の等什器が構成できる。
（発明の効果）
以上説明したように本発明は、ボー周期間隔型等化器の
一部を分数周期間隔型等化器に置き換えることにより、
ボー周期間隔型の欠点である入力信号と等什器の位相が
一致していないときに生じる等化特性の劣化を低減でき
る効果がある。
一部を分数周期間隔型等化器に置き換えることにより、
ボー周期間隔型の欠点である入力信号と等什器の位相が
一致していないときに生じる等化特性の劣化を低減でき
る効果がある。
また、分数周期間隔型等化器よりもタップ数を少なくで
きるので、タップ係数を掛ける乗算処理や、タップの出
力を加算する加算処理の量を低減できる効果もある。
きるので、タップ係数を掛ける乗算処理や、タップの出
力を加算する加算処理の量を低減できる効果もある。
第１図は、本発明の実施例のブロック図である。
第２図は、従来のボー周期間隔型等什器のブロック図で
ある。第３図は、従来の分数周期間隔型等化器のブロッ
ク図である。第４図は、ボー周期型等什器の出力信号の
スペクトル図である。 図において、１・・・遅延素子（Ｔ／２）、２・・・遅
延素子群、３・・・ボー間隔タップ、４・・・付加タッ
プ、５・・・加算器、６・・・遅延素子（Ｔ）、７・・
・遅延素子群、８・・・タップ、９・・・加算器、１０
・・・遅延素子（Ｔ／２）、１１・・・遅延素子群、１
２・・・タップ、１３・・・加算器。
ある。第３図は、従来の分数周期間隔型等化器のブロッ
ク図である。第４図は、ボー周期型等什器の出力信号の
スペクトル図である。 図において、１・・・遅延素子（Ｔ／２）、２・・・遅
延素子群、３・・・ボー間隔タップ、４・・・付加タッ
プ、５・・・加算器、６・・・遅延素子（Ｔ）、７・・
・遅延素子群、８・・・タップ、９・・・加算器、１０
・・・遅延素子（Ｔ／２）、１１・・・遅延素子群、１
２・・・タップ、１３・・・加算器。
Claims (1)
- ボー周期の整数分の１に相当するサンプル周期でサンプ
ルされたデジタル信号を入力信号とするサンプル周期の
遅延を持つ遅延素子が複数縦続接続された遅延素子群と
、前記遅延素子群の中の各前記遅延素子の出力素子の中
のボー周期間隔に相当する出力端子からそれぞれ出力信
号を取り出して係数を掛け乗算結果を出力するボー間隔
タップと、前記ボー間隔タップへ入力させれる前記遅延
素子出力端子以外の前記遅延素子出力端子の中における
１つ以上の出力端子から出力信号を取り出し係数を掛け
乗算結果を出力する付加タップと、前記各ボー間隔のタ
ップの各出力信号と前記付加タップの各出力信号を加算
して加算結果を出力する加算器から構成されていること
を特徴とするタップ間隔混合型等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31203690A JPH04183016A (ja) | 1990-11-16 | 1990-11-16 | タップ間隔混合型等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31203690A JPH04183016A (ja) | 1990-11-16 | 1990-11-16 | タップ間隔混合型等化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04183016A true JPH04183016A (ja) | 1992-06-30 |
Family
ID=18024452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31203690A Pending JPH04183016A (ja) | 1990-11-16 | 1990-11-16 | タップ間隔混合型等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04183016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007023012A1 (en) | 2005-08-26 | 2007-03-01 | International Business Machines Corporation | Read channel apparatus for asynchronous oversampling, synchronous fractionally spaced equalization and digital gain control |
-
1990
- 1990-11-16 JP JP31203690A patent/JPH04183016A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007023012A1 (en) | 2005-08-26 | 2007-03-01 | International Business Machines Corporation | Read channel apparatus for asynchronous oversampling, synchronous fractionally spaced equalization and digital gain control |
| US7394608B2 (en) | 2005-08-26 | 2008-07-01 | International Business Machines Corporation | Read channel apparatus for asynchronous sampling and synchronous equalization |
| US7684139B2 (en) | 2005-08-26 | 2010-03-23 | International Business Machines Corporation | Read channel apparatus for asynchronous sampling and synchronous equalization |
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