JPH04178772A - 回路設計支援システムおよび回路設計支援方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、回路設計支援システムおよび回路設計支援方
法に係り、特にコンピュータシステムを利用した半導体
回路設計支援システムおよび設計支援方法に関する。

（従来の技術） 第４図は、近年の半導体回路の設計支援システムにおけ
るデータ処理の様子を示している。この設計支援システ
ムは、スーパーコンピュータ４１およびその端末として
接続されたＥ、Ｗ、Ｓ（エンジニアリング・ワーク・ス
テーション）４２を使用しており、基本的な構成として
、セル回路群の各回路図情報（セルライブラリー）を予
め格納しておく格納手段（記憶装置）と、この格納手段
に回路図情報が格納されているセル回路群の中から少な
くとも一部のセル回路を選択して設計回路に取り込む（
他のセル回路と統合する）セル回路選択手段と、このセ
ル回路選択手段を制御するための入力およびセル回路の
回路図情報を入力（例えば回路接続表記言語にしたがう
キー入力）する入力手段と、前記セル回路選択手段によ
り選択された回路図情報および上記入力手段により入力
された回路図情報を画面上に表示する表示手段と、この
表示手段により表示された画面上の回路図の回路特性を
シミュレーションするシミュレーション手段と、同じく
上記画面上の回路図に対して回路ブロック単位のパター
ンレイアウト作成、回路ブロック間の配線パターン自動
設計処理を行う自動配線制御手段とを有する。

従来は、前記格納手段に自己（自社）の設計に係るセル
回路群の各回路図情報（セルライブラリー）を予め登録
しておき、回路設計者は入力手段により回路図情報を入
力している。そして、表示手段の画面上に表示された回
路の回路特性のシミュレーションを行いながら、回路設
計、回路ブロック単位のパターンレイアウト作成、回路
ブロック間の配線パターン自動設計処理を行う。この際
に重要な役割を持つのが前記セルライブラリーであり、
回路設計者は豊富なセルライブラリーの中から希望の性
能を有するスタンダードセル回路を用いたり、あるいは
、新規にセル回路を設計しながら回路全体の設計を進め
ていく。

一方、新規にセル回路を設計した際、一般に、このセル
回路と同一あるいは類似の他者（他社）の特許権、実用
新案権などの工業所有権が付与されている、あるいは、
付与される可能性のあるセル回路が存在するか否かにつ
いてチエツク（以下、特許等調査という。）している。

この特許等調査は、通常は、特許等公告公報集、特許等
公開公報集、他社特許等公報集などの書類を閲覧したり
、特許等情報検索コンピュータシステムに対してキーワ
ード入力などにより検索を行ったりしている。

しかし、前者のような閲覧による調査方法は、多大な時
間を要すると共に、いわゆる調査洩れが発生し易く、半
導体集積回路の製品化後に調査洩れが発見された場合に
は多大な損害が発生する。

また、後者のようなキーワード入力などによる検索方法
も、キーワード選択の限界があり、必ずしも十分な精度
が得られない。

また、前記したような従来の特許等調査の方法は、いず
れも、半導体回路設計支援システムとは関係なく、空間
的、時間的に独立に行っており、調査結果の半導体回路
設計支援システムへのフィードバックを確実に行うこと
が保証されてはいない。

（発明が解決しようとする課題） 上記したように、他者の特許権などの工業所有権が付与
されている、あるいは、付与される可能性のある半導体
セル回路が存在するか否かについて特許等調査を行う従
来の方法は、多大な時間を要し、必ずしも十分な精度が
得られず、いわゆる調査洩れか発生し易く、また、調査
結果の半導体回路設計支援システムへのフィードバック
を確実に行うことが保証されてはいないという問題があ
る。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、半導体回路の設計に際して、特許等調査の対
象となるセル回路の回路図情報が与えられた時に、予め
格納されているセル回路群の回路図情報のうちの他者の
特許権などの工業所有権が付与されたセル回路群の中に
少なくとも回路接続が同一のものが存在するか否かにつ
いて自動的に短時間で高精度で判定でき、判定結果を半
導体回路設計支援システムへリアルタイムで確実にフィ
ードバックすることができる回路設計支援システムを提
供することにある。

また、本発明の他の目的は、半導体回路の設計に際して
、特許等調査の対象となるセル回路の回路図情報か与え
られた時に、予め格納されているセル回路群の回路図情
報のうちの他者の特許権などの工業所有権か付与された
セル回路群の中に少なくとも回路接続が同一のものが存
在するが否かについて自動的に短時間で高精度で判定で
きる回路設計支援方法を提供することにある。

［発明の構成コ （課題を解決するための手段） 本発明の回路設計支援システムは、少なくとも権利者の
自他識別情報を含む工業所有権に関する情報が付与され
たセル回路群の各回路図情報を予め格納しておく格納手
段と、この格納手段に回路図情報が格納されているセル
回路群の中から少なくとも一部のセル回路を選択して設
計回路に取り込むセル回路選択手段と、セル回路の回路
図情報を入力する入力手段と、この入力手段により入力
された回路図情報を画面上に表示する表示手段と、前記
入力手段により入力されたセル回路の少なくとも回路接
続が前記格納手段に格納されている回路図情報のうちの
他者の権利に関する識別情報が付加されたセル回路の回
路接続と同一であるか否かを比較して判定し、判定結果
を出力する比較判定手段とを具備することを特徴とする
。

また、本発明の回路設計支援方法は、少なくとも権利者
の自他識別情報を含む工業所有権に関する情報が付与さ
れたセル回路群の回路図情報を予め格納している格納手
段を設け、半導体回路の設計に際して、特許等調査の対
象となるセル回路の回路図情報が与えられた時に、この
セル回路の少なくとも回路接続が、前記格納手段に格納
されている回路図情報のうちの他者の権利に関する識別
情報が付加されたセル回路群の回路接続と同一であるか
否かを自動的に比較判定し、判定結果を出力することを
特徴とする。

（作　用） 本発明の回路設計支援システムによれば、半導体回路の
設計に際して、基本的には、近年の回路設計支援システ
ムと同様に回路設計を効率的に進めることが可能である
。しかも、この際、特許等調査の対象となるセル回路の
回路図情報が与えられた時に、予め格納されているセル
回路群の回路図情報のうちの他者の特許権などの工業所
有権が付与されたセル回路群の中に少なくとも回路接続
が同一のものが存在するか否かについて自動的に短時間
で高精度で判定できる。そして、判定結果を半導体回路
設計支援システムへリアルタイムで確実にフィードバッ
クし、警告表示などの処置をとることができる。これに
より、回路設計者は極めて容易に他者の特許権などの工
業所有権が付与されたセル回路の存在に気付き、設計変
更などの適切な対応策を促すことが可能になる。

また、本発明の回路設計支援方法によれば、本発明の回
路設計支援システムを用いた半導体回路の設計に際して
、特許等調査の対象となるセル回路の回路図情報が与え
られた時に、予め格納されているセル回路群の回路図情
報のうちの他者の特許権などの工業所有権が付与された
セル回路群の中に少なくとも回路接続が同一のものが存
在するか否かについて自動的に短時間で高精度で判定で
き、判定結果を半導体回路設計プロセスに反映させるこ
とかできる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、コンピュータシステムを利用した半導体回路
設計支援システムを示しており、例えばスーパーコンピ
ュータとその端末として接続されたＥ、Ｗ、Ｓとからな
る。そして、第４図を参照して前述した近年の設計支援
システムと同様に、基本的な構成として、セル回路群の
各回路図情報（セルライブラリー）を予め格納しておく
格納手段（記憶装置）１１と、この格納手段１１に回路
図情報が格納されているセル回路群の中から少なくとも
一部のセル回路を選択して設計回路に取り込む（他のセ
ル回路と統合する）セル回路選択手段１２と、このセル
回路選択手段１２を制御するための入力およびセル回路
の回路図情報を入力する入力手段（例えば回路接続表記
言語にしたがうキー入力による、マウス入力など）１３
と、前記セル回路選択手段１２により選択された回路図
情報および上記入力手段１３により入力された回路図情
報を画面上に表示する表示手段１４と、この表示手段１
４により表示された画面上の回路図の回路特性をシミュ
レーションするシミュレーション手段１５と、同じく上
記画面上の回路図に対して回路ブロック単位のパターン
レイアウト作成、回路ブロック間の配線パターン自動設
計処理を行う自動配線制御手段１６とを有する。

なお、本実施例では、前記入力手段１３による入力方法
としては、例えば回路接続表記言語にしたがうキー入力
でもよく、回路素子図形選択および画面上表示位置指定
を行うマウス入力でもよく、あるいは、予め所望の入力
情報が書き込まれた磁気ディスクなどからの自動入力で
もよく、任意の入力手段を採用することが可能である。

また、前記セル回路は、通常、２０〜１００個の回路素
子からなり、アナログ回路でもディジタル回路でもよい
。

さらに、本実施例では、以下の■〜■に述べるように構
成されている。

■セル回路群の各回路図情報（セルライブラリー）を予
め格納しておく前記格納手段１］には、少なくとも権利
者の自他１別情報を含む工業所有権に関する情報が付与
されたセル回路群の各回路図情報が格納されている。

なお、この格納手段１１が格納しておく回路図情報には
、他者（他社）の特許権、実用新案権などの工業所有権
が付与されたセル回路の他に、工業所有権が付与される
可能性のあるセル回路（公開公報に開示されたもの）を
含ませておいてもよい。さらに、セル回路の回路接続情
報だけでなく、必要があれば、回路定数、動作条件など
の数値情報を含ませておいてもよく、この場合には、入
力手段１３により入力される回路図情報にも、回路接続
情報だけでなく数値情報を含ませておくものとする。

■前記入力手段１３により入力されたセル回路の少なく
とも回路接続が、前記格納手段１１に格納されている回
路図情報のうちの他者の権利に関する識別情報が付加さ
れたセル回路の回路接続と同一であるか否かを比較して
判定し、判定結果を出力する比較判定手段２１を具備し
ている。この場合の２つのセル回路の回路接続の同一性
の比較は、例えば回路接続表記言語による回路接続デー
タ同士の表現内容の一致・不一致をチエツクするとが、
回路接続パターン同士の一致・不一致をチエツクするこ
とにより行う。

この比較判定手段２１には、前記入力手段１３によりセ
ル回路の回路図情報の入力が完了した後に与えられる比
較判定開始指令（回路設計者によるキー入力、あるいは
、自動入力手段による回路図情報入力に予め付加された
指令入力）に基ずいて比較判定を行う機能を持たせてお
くものとする。

また、前記格納手段１１にセル回路の数値回路定数情報
が含まれている場合には、上記比較判定手段２１には、
セル回路の回路接続が他者の権利に関する識別情報か付
加されたセル回路の回路接続と同一であると判定した場
合には、さらに、このセル回路に関する数値定数につい
て上記他者の権利に関する識別情報か付加されたセル回
路に関する数値定数と同一であるか否かについても比較
判定を行う機能を持たせておけばよい。

■前記比較判定手段２１により同一であると判定された
場合に警告情報を出力する警告手段２２を具備している
。二の警告手段２２の一例としては、警告情報を前記表
示手段１４の画面上に例えば回路図と共に表示する（例
えば同一であると判定されたセル回路の表示領域を他の
表示領域とは異なるカラーによりフラッシュ表示を行う
。）ようにすればよい。

■前記比較判定手段２１により同一であると判定された
場合には前記入力手段１３による入力の続行を禁止状態
に制御する設計中断制御手段２３を具備している。この
制御手段２３の一例としては、新たな入力を受は付けな
いように例えばキー入力をソフトウェア的にロックして
もよい。しかし、さらに、このキー入力のロックをソフ
トウェア的に解除するような機能を例えば専用のキーあ
るいは他の機能を持つ複数のキーの組み合わせに割り当
てておき、このキー入力後に新たな入力を受は付けるこ
とにより設計を続行し得るようにしてもよい。この場合
には、前記表示手段１４の画面上に警告情報を無視して
設計を続行している旨の表示を行わせるように制御する
ことが望ましい。

第２図は、上記したような回路設計支援システムの制御
プログラムのうち、本発明の特徴とする部分の内容に関
するフローチャートの一例を示している。即ち、 ステップ■では、半導体回路の設計に際して特許等調査
の対象となるセル回路の回路図情報が与えられた時に、
このセル回路の少なくとも回路接続が、少なくとも権利
者の自他識別情報を含む工業所有権に関する情報が付与
されたセル回路群の回路図情報を予め格納している格納
手段（第１図１１）に格納されている回路図情報のうち
の他者の権利に関する識別情報が付加されたセル回路群
の回路接続と同一であるか否かを自動的に比較判定し、
判定結果を出力する。

この比較判定により同一でないと判定された場合には、
新たなセル回路の回路図情報の入力を待機する。これに
対して、上記比較判定により同一であると判定された場
合には、ステップ■として、警告情報を例えば表示手段
（第１図１４）の画面上に表示すると共に、新たなセル
回路の回路図情報の入力の続行を禁止状態に制御する。

なお、ステップ■の警告表示後、セル回路の回路図情報
の修正入力があるか否か（警報か発生されたセル回路部
に関する画面表示が修正されたか否か）を判定し、修正
入力がある場合にはステップ■に戻り、修正入力がない
場合には新たなセル回路の回路図情報の入力の続行を禁
止状態に制御するようにしてもよい。

上記実施例の回路設計支援システムによれば、半導体回
路の設計に際して、基本的には、第４図に示した近年の
回路設計支援システムと同様に回路設計を効率的に進め
ることが可能である。しかも、この際、特許等調査の対
象となるセル回路の回路図情報が与えられた時に、予め
格納されているセル回路群の回路図情報のうちの他者の
特許権などの工業所有権が付与されたセル回路群の中に
少なくとも回路接続か同一のものが存在するか否かにつ
いて自動的に短時間で高精度で判定できる。

この場合、判定を半導体回路設計支援システム内で行う
ので、判定結果を回路設計支援システムへリアルタイム
で確実にフィードバックし、警告表示などの処置をとる
ことができる。これにより、回路設計者は極めて容易に
他者の特許権などの工業所有権が付与されたセル回路の
存在に気付き、設計変更などの適切な対応策を促すこと
が可能になる。

第３図は、回路設計の途中で、表示手段の画面上に表示
された回路図のうち、新たに入力されたセル回路部３０
が、他者の特許権が付与されたセル回路と同一であると
判定した場合に、このセル回路部３０をフラッシュ表示
している様子を示している。

さらに、この警報を無視して、警報が発生されたセル回
路部３０の画面表示をそのままにして新たなセル回路の
回路図情報の入力を続行（回路設計を続行）しようとし
ても、入力続行を禁止状態（設計作業の強制中断状態）
に設定するので、特許権侵害なとのリスクを防止するこ
とか可能になる。

また、第２図に示したようなステップを有する回路設計
支援方法によれば、上記実施例の回路設計支援システム
を用いた半導体回路の設計に際して、特許等調査の対象
となるセル回路の回路図情報が与えられた時に、予め格
納されているセル回路群の回路図情報のうちの他者の特
許権なとの工業所有権が付与されたセル回路群の中に少
なくとも回路接続が同一のものが存在するか否かについ
て自動的に短時間で高精度で判定でき、判定結果を半導
体回路設計プロセスに反映させることかできる。

［発明の効果］ 上述したように本発明によれば、半導体回路の設計に際
して、特許等調査の対象となるセル回路の回路図情報か
与えられた時に、予め格納されているセル回路群の回路
図情報のうちの他者の特許権などの工業所有権が付与さ
れたセル回路群の中に少なくとも回路接続が同一のもの
が存在するか否かについて自動的に短時間で高精度で判
定でき、判定結果を半導体回路設計支援システムへリア
ルタイムで確実にフィードバックすることができる回路
設計支援システムを実現することかできる。

また、本発明によれば、本発明の回路設計支援システム
を用いた半導体回路の設計に際して、特許等調査の対象
となるセル回路の回路図情報が与えられた時に、予め格
納されているセル回路群の回路図情報のうちの他者の特
許権などの工業所有権が付与されたセル回路群の中に少
なくとも回路接続が同一のものが存在するか否かについ
て自動的に短時間で高精度で判定できる回路設計支援方
法を実現することができる。

【図面の簡単な説明】

第１図は本発明の回路設計支援システムの一実施例を示
す構成説明図、第２図は第１図の回路設計支援システム
を用いた回路設計を支援する制御プログラムのうち一部
の内容に関するフローチャートの一例を示す図、第３図
は第１図の回路設計支援システムを用いた回路設計の途
中において表示手段の画面上の一部のセル回路部につい
てフラッシュ表示により警告を発生している様子を示す
図、第４図は近年の半導体回路の設計支援システムにお
けるデータ処理の様子を示す図である。 １１・・・格納手段（記憶装置）、１２・・・セル回路
選択手段、１３・・・入力手段、１４・・・表示手段、
１５・・・シミュレーション手段、１６・・・自動配線
制御手段、２１・・・比較判定手段、２２・・・警告手
段、２３・・・設計中断制御手段。 出願人代理人　弁理士　鈴江武彦 第１図 第３図

Claims (8)

【特許請求の範囲】
1. （１）少なくとも権利者の自他識別情報を含む工業所有
   権に関する情報が付与されたセル回路群の各回路図情報
   を予め格納しておく格納手段と、この格納手段に回路図
   情報が格納されているセル回路群の中から少なくとも一
   部のセル回路を選択して設計回路に取り込むセル回路選
   択手段と、セル回路の回路図情報を入力する入力手段と
   、この入力手段により入力された回路図情報を画面上に
   表示する表示手段と、 前記入力手段により入力されたセル回路の少なくとも回
   路接続が前記格納手段に格納されている回路図情報のう
   ちの他者の権利に関する識別情報が付加されたセル回路
   の回路接続と同一であるか否かを比較して判定し、判定
   結果を出力する比較判定手段 とを具備することを特徴とする回路設計支援システムお
   よび回路設計支援方法。
2. （２）請求項１記載の回路設計支援システムにおいて、
   前記格納手段が格納しておく回路図情報は、他者の工業
   所有権が付与される可能性のある回路接続情報を含むこ
   とを特徴とする回路設計支援システム。
3. （３）請求項１または２記載の回路設計支援システムに
   おいて、前記格納手段が格納しておく回路図情報は、セ
   ル回路に関する数値情報を含み、前記入力手段が入力す
   る回路図情報はセル回路に関する数値情報を含み、前記
   比較判定手段は、セル回路の回路接続が他者の権利に関
   する識別情報が付加されたセル回路の回路接続と同一で
   あると判定した場合には、さらに、このセル回路に関す
   る数値定数について上記他者の権利に関する識別情報が
   付加されたセル回路に関する数値定数と同一であるか否
   かについても比較判定を行う機能を有することを特徴と
   する回路設計支援システム。
4. （４）請求項１または２または３記載の回路設計支援シ
   ステムにおいて、前記比較判定手段は、入力手段により
   セル回路の回路図情報の入力が完了した後に与えられる
   比較判定開始指令に基ずいて比較判定を行うことを特徴
   とする回路設計支援システム。
5. （５）請求項１乃至４のいずれか１項記載の回路設計支
   援システムにおいて、さらに、前記比較判定手段により
   同一であると判定された場合に警告情報を出力する警告
   手段を具備することを特徴とする回路設計支援システム
   。
6. （６）請求項５記載の回路設計支援システムにおいて、
   前記警告手段は、前記警告情報を前記画面に表示するこ
   とを特徴とする回路設計支援システム。
7. （７）請求項１乃至６のいずれか１項記載の回路設計支
   援システムにおいて、さらに、前記比較判定手段により
   同一であると判定された場合には前記入力手段による入
   力の続行を禁止状態に制御する設計中断制御手段を具備
   することを特徴とする回路設計支援システム。
8. （８）少なくとも権利者の自他識別情報を含む工業所有
   権に関する情報が付与されたセル回路群の回路図情報を
   予め格納している格納手段を設け、半導体回路の設計に
   際して、特許調査の対象となるセル回路の回路図情報が
   与えられた時に、このセル回路の少なくとも回路接続が
   、前記格納手段に格納されている回路図情報のうちの他
   者の権利に関する識別情報が付加されたセル回路群の回
   路接続と同一であるか否かを自動的に比較判定し、判定
   結果を出力する ことを特徴とする回路設計支援方法。