JPH04177699A - アナログ読み出し型メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、複数ビットのディジタルデータを複数のメモ
リ素子に記憶し、記憶されたディジタルデータをアナロ
グ電流量又はアナログ電圧量として読出すアナログ読み
出し型メモリ装置に関する。

［従来の技術］ 近年、機器組み込み型の制御システムの一部として、メ
モリの内容に応じて、シーケンシャルな制御を行なった
り、制御結果からのフィードバック信号に応じてメモリ
内容を更新（学習）し、その内容に応じた制御を行なう
とき等に使用されるものとして、記憶内容を電流の大小
又は電圧の大小のアナログ量として出力するメモリ装置
が望まれている。

そのようなメモリ装置は、ＥＥＦＲＯＭ等の不揮発性メ
モリに、例えば第７図に示すような構成のＤ／Ａ変換器
を付加した構造を有している。

一方、格納されるデータの保持時間が原理的には無限大
という特徴を持つ強誘電体からなる記憶保持部（媒体）
が用いられるメモリ素子が知られている。このメモリ素
子を構成するには、上記記憶保持部の他に、データを読
出し／書き込みする制御を行なうスイッチ部が必要とな
る。このスイッチ部として、近年、導電膜（金属Ｍ）−
絶縁膜（Ｉ）−導電膜（金属Ｍ）のＭＩＭ構造を持った
ＭＩＭスイッチが開発されている。

このようなＭＩＭスイッチと強誘電体から成る記憶保持
部とで成るメモリ素子を利用して複数ビットのディジタ
ルデータを記憶するメモリ装置を構成したとしても、デ
ィジタル入力ディジタル出力型のメモリ装置としかなら
ず、アナログ量の出力を得るためには、上記ＥＥＰＲＯ
Ｍ等と同様に、Ｄ／Ａ変換器を用いることが必要である
。

つまり、上記したような構成のメモリ装置では、ディジ
タル人力ディジタル出力型のメモリ部とディジタル信号
をアナログ信号に変換するＤ／Ａ変換器を有するため、
メモリ内容に応じたアナログ信号を得るためには、メモ
リのアドレッシングを行ない、メモリ内容をディジタル
信号として読み出し、その後、その信号をＤ／Ａ変換器
に入力する操作を必要とする。

［発明が解決しようとする課題］ しかしながら、上記のような構成では、メモリ内容をア
ナログ信号として取出すために必要とされる時間は、（
メモリ読み出し時間）　＋　（Ｄ／Ａ変換時間）＋（デ
ータ受渡し時間）となってしまい、高速での動作を考え
た場合に、上記それぞれの時間が制約条件となる。

そこで本発明は、メモリ読み出し時間のみてアナログ信
号を出力できるアナログ読み出し型メモリ装置を提供す
ることを目的とするものである。

［課題を解決するための手段］ 本発明のアナログ読み出し型メモリ装置によれば、半導
体基板上に形成される絶縁膜を介して設けられたゲート
電極及び該ゲート電極の両側に形成された電流通路電極
からなる出力手段と、上記出力手段のゲート電極上に形
成された強誘電体膜又は誘電体膜からなる分極電荷蓄積
手段と、上記分極電荷蓄積手段の強誘電体膜又は誘電体
膜上に形成される第１の導電膜−絶縁トンネル膜−Ｍ２
の導電膜のＭＩＭ構造の非線形導電率素子からなる入力
手段とを有するメモリセルを複数個ずつ組合せ、 上記複数個単位からなるメモリセルに複数ビットのディ
ジタルデータを記憶させ、その記憶させたディジタルデ
ータを、それぞれのメモリセルがらの出力電流を演算す
ることによりアナログ電流量又はアナログ電圧量とし−
Ｃ出力させるようにしている。

［作用］ 本発明のアナログ読み出し型メモリ装置によれば、複数
ビットのディジタルデータが記憶された複数個単位から
なるメモリセルからの出力電流を演算、つまり加算する
ことにより、複数ビットのディジタルデータに対応する
アナログ電流量が得られる。本発明によればＤ／Ａ変換
器が不要となり、よってＤ／Ａ変換時間並びにデータの
受渡し時間が不要となる。即ち、メモリ読み出し時間の
みでアナログ信号を出力することが可能となる。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

本発明のアナログ読み出し型メモリ装置の実施例を説明
する前に、本発明に係るアナログ読み出し型メモリ装置
を構築するために用いられるゲート検出型メモリセルに
つき説明する。

第２図（ａ）乃至（Ｃ）は、そのメモリセルの回路構成
を示し、第３図（ａ）及び（ｂ）はそのメモリセルの積
層構造を示す。

即ち、第２図（ｇ）に示すメモリセルの回路構成は、Ｍ
ＩＭスイッチ２０が強誘電体キャパシタ２１を介してノ
ーマリ−オン型のＭＯＳＦＥＴ２２のゲートと直列接続
されて構成される。そして上記ＭＩＭスイッチ２０の他
方は、複数の書込み線のうちの１つの書込み線Ｗｘに接
続される。

また、上記ＭＯＳＦＥＴ２２の電流通路は、一端が書き
込み線若しくは読出し線（Ｗｙ、Ｒｙ）に接続され、他
端が１つの読出し線Ｒｘに接続される。

また、第２図（ｂ）は上記ＭＩＭスイッチ２０の等価回
路の構成を示す。つまり上記ＭＩＭスイッチ２０は、非
線形導電率素子であり、絶縁トンネル膜を両側から金属
膜で挾んだ構造を有するため、電流が双方向に流れるよ
うに配置されたダイオード２０ａと、これにキャパシタ
２０が並列接続されたものと見なすことができる。

そして第２図（Ｃ）には、強誘電体キャパシタ２１の等
価回路の構成を示す。つまり、いずれか一方に流れる電
流源２１ａと、これにキャパシタ２１ｂが並列接続され
たものと見なすことができる。

このような構成のメモリセルでは、絶縁トンネル膜を通
して強誘電体キャパシタ２１に電荷を蓄積し、電荷蓄積
の有無は、上記キャパシタ２１と直接若しくは間接的に
接続されたＭＯＳＦＥＴ２２のソース・ドレイン間の電
流の有無として読出される。

このようなメモリセルの構造は、第３図（ａ）に示すよ
うに、まず半導体基板２４上にゲート酸化膜２５が形成
される。さらに上記ゲート酸化膜２５上にフローティン
グゲート電極２６が形成される。このフローティングゲ
ート電極２６を覆うように、例えばポリイミド等の強誘
電体膜２７が形成される。

さらに前記強誘電体膜２７上にＭＩＭスイッチとなる第
１の導電体膜２８とトンネル絶縁膜２９と第２の導電体
膜３０とが積層されて形成される。

また、第３図（ｂ）に示した構造は、半導体基板２４上
にゲート酸化膜２５が形成され、その上層に強誘電体膜
２７が形成される。さらに前記強誘電体膜２７上にＬＢ
（ラングミュア・ブロジェット）膜のトンネル絶縁膜２
９と第２の導電体膜３０とか積層されて形成される。

これはＭＩＭスイッチ２０がＭＯＳＦＥＴ２２のゲート
に強誘電体キャパシタ２１を介して接続させる方法とし
て、第３図（ｂ）のように直接的に、又は第３図（ａ）
のように間接的にゲート酸化膜上に強誘電体膜を設ける
場合である。

そして第３図（ａ）及び（ｂ）のどちら構造も、積層さ
れた各層を接続するための配線を設ける必要がなく、リ
ークも非常に小さく押えることができる。

従って、書き込まれた分極電荷はそのまま保持され、第
２図（ａ）中にＣＯで示す並列容量にたまる電荷によっ
て中和する効果を無視できる。

従って、第２図（ａ）に示す構成で、分極電荷をＭＯＳ
ＦＥＴ２３のゲートに印加して直接読取ることが可能で
ある。

なお、前記ＭＯ３ＦＥＴ２３１．：／−ｖ’Ｊ−オン型
を用いたのは、ノーマリオフ型では、例えばｎチャンネ
ルの場合、負信号が入力されたときゲート電圧により前
記半導体基板２４とチャンネル間で短絡する可能性があ
るからである。

上記のような構成構造のゲート検出型メモリセルを複数
個使用することにより、メモリ付ｎビットＤ／Ａ変換器
（並列演算タイプ）を構成し、さらにこのメモリ付ｎビ
ットＤ／Ａ変換器を２次元的若しくは３次元的に組み合
わせることにより、アナログ読み出し型メモリ装置（多
値出力型２ｎ値出力）を実現できる。ここで、上記メモ
リ付ｎビットＤ／Ａ変換器単体としても、ｎビットで記
憶されたディジタル信号１値をアナログ出力可能なメモ
リと考えることもできる。

次に、上記メモリ付ｎビットＤ／Ａ変換器につき説明す
る。

第４図は、上記メモリ付ｎビットＤ／Ａ変換器の一例と
してのメモリ付４ビツトＤ／Ａ変換器の回路構成を示す
図である。このＤ／Ａ変換器は、ＭＩＭスイッチ２０１
強誘電体キャパシタ２１゜ＭＯＳＦＥＴ２２で成るゲー
ト検出型メモリセル３１を４個並列に配置したメモリセ
ル３２を有している。この場合、各ＭＯＭＦ　Ｅ　Ｔ　
２２のオン抵抗を１：２：４：８の比率としている。同
図に於いて、参照番号３３は各ＭＩＭスイッチ２０のメ
モリ書き込み／読み出し端子であり、３４は各ＭＯＳＦ
ＥＴ２２の電流通路の一方に共通に接続された読み出し
制御用スイッチ３５の読み出し制御端子である。また、
参照番号３６は、各ＭＯ５ＦＥＴ２２の電流通路の他方
に共通に接続された読み取り用電流計である。

このような構成のメモリ付４ビツトＤ／Ａ変換器では、
メモリ書き込み／読み出し端子３３に与えられた４ビツ
トのディジタルデータを、それぞれの強誘電体キャパシ
タ２１に電荷の有無として記憶し、読み出し制御端子３
４に所定の読み出し制御信号を与えることにより、各強
誘電体キャパシタ２１の電荷の有無に従って並列演算が
行なわれ、電流の流れる速度で演算が終了し、演算結果
が電流の大小として読み取り用電流計３６により検出さ
れる。

電荷蓄積部は、強誘電体もしくは絶縁膜により電荷の移
動を防いた構造のため、メモリは不揮発性となる。

また、Ｄ／Ａ変換に要する時間は、基本的には、読み出
し制御用スイッチ３５のスイッチング時間とほぼ等しい
と考えられる。

第５図は、読み取り用電流計３６により検出した４ビツ
トデイジタル入力（００００）〜（１１１１）に対する
アナログ出力電流（８値）を示した図である。このよう
に、アナログ出力電流は、ディジタル入力値にリニアに
対応する。

このように、ＭＩＭスイッチ２０２強誘電体キャパシタ
２１．ＭＯＳＦＥＴ２２で成るゲート検出型メモリセル
３１をｎ個並列に配置したメモリセルとすることにより
、メモリ付ｎビットＤ／Ａ変換器が実現できる。

第６図は、このようなメモリ付ｎビットＤ／Ａ変換器を
ｍｘｍ個用いてｍ２個の情報を（２の多値の）アナログ
値として出力するアナログ読み出し型メモリの概略構成
を示す図であり、第１図はメモリ付４ビツトＤ／Ａ変換
器を用いた場合の詳細図である。

これらの図に示すように、マトリクス状に配列したＸ、
Ｙアドレス線ＸＡ、ＹＡ　（ＸＡ１゜ＸＡ　　　・・・
、ＹＡ　　　ＹＡ　　　・・・）の各交点にて２・　　
　　　　　　　１　・　　　　　２′メモリセル３２を
それらＸ、Ｙアドレス線ＸＡ。

ＹＡに接続し、各アドレス線にそれらを選択するための
Ｘ、Ｙアドレス用スイッチ３７．３８（３７３７・・・
、３８　３８　　・・・）が１°　　２’　　　　　１
’　　　２′接続されている。そして、Ｙアドレス用ス
イッチ３８の電流通路の他方に、電流検出器（電流計）
３９が共通に接続されている。なお、第１図中の参照番
号４０は保護用ダイオードであり、４１は書き込み制御
スイッチである。

このような構成のアナログ読み出し型メモリ装置では、
ディジタルデータの書き込みは次のようにして行なわれ
る。即ち、先ずデータを書き込むべきメモリセル３２を
特定するためのＸ及びＹアドレスの内、Ｘアドレスに従
って、データを書き込むべきメモリセル３２を含むＸア
ドレス線ＸＡに接続されたｍ個のメモリセル３２に共通
に接続されたデータ書き込み端子（Ｄ　　−Ｄ３）３Ｂ
を選択して、それらの端子３３に書き込むべきデータを
セットする。この場合、例えば、書き込むべきデータが
「１」ならば「５ｖ」、「０」ならば「−５Ｖコがそれ
らの端子３３に印加されるものとする。次に、Ｙアドレ
スに従って、データを書き込むべきメモリセル３２に対
応するＹアドレス用スイッチ３８（例えば３８１）と、
書き込み制御スイッチ４１をオンする。これにより、デ
ータ書き込み端子（Ｄｏ−Ｄ３）３３にセットされたデ
ータに対応した情報がゲート酸化膜２５上に配された強
誘電体キャパシタ２１に電荷量として記憶される。

他の列に書き込む場合には、その書き込むべき列のＹア
ドレス用スイッチ３８をオンして、書き込み制御スイッ
チ４１をオンする。このように、Ｙアドレス用スイッチ
３８を切り換えて、書き込み制御スイッチ４１をオンす
ることにより、所望の列にデータを書き込むことができ
る。

また、読み出しを行なう場合には、情報を読出すべきメ
モリセル３２に対応するＸアドレス用スイッチ３７及び
Ｘアドレス用スイッチ３８をオンし、電流検出器３９に
よりアナログ値を読み取る。

他のメモリセル３２の読み出しは、Ｘ、Ｙアドレス共に
切り換えて行なう。

このように、メモリ読み出し時間のみでアナログ信号を
出力できるアナログ読み出し型高速メモリ装置を提供す
ることができる。

また、上記アナログ読み出し型メモリ装置は、電気的書
換え可能な不揮発性メモリ装置であり、バックアップ電
源を必要としない。

なお、本発明は上記実施例に限定されるものではなく、
種々の変形変更が可能なことは勿論である。

例えば、ゲート検出型メモリセル３１のオン抵抗を２　
の比で分配するのではなく、メモリと直列に配した抵抗
を２　の比で分配することにより、ｎビットＤ／Ａ変換
器を実現し、それを組み合わせて前述したようなアナロ
グ読み出し型メモリ装置を構成することもできる。

また、ｎビットＤ　、／　Ａ変換器をｎ″′′個並アド
レスの順番に０かり２　までのディジタルデータをメモ
リセルに予め記憶するようにしてもよい。これにより、
アドレッシングのみて、アドレスに対応したアナログ量
を得ることかでき、高速Ｄ／Ａ変換器を実現することか
できる。

また、ケート検出型メモリセル３１０オン抵抗を２°の
比で分配するだけでなく、任意に組み合わせることによ
り、シグモイド関数等の非線形Ｄ／Ａ変換機能を持たせ
ることもできる。これにより、非線形演算を、並列且つ
高速に行なうことかできる。

このように本発明のアナログ読み出し型メモリ装置では
、線形の並列演算だけでなく、非線形高速演算がメモリ
内の内容に応じて行なうことができる。

また、上記強誘電体キャパシタ２１の代わりに、誘電体
キャパシタを用いることもできる。

［発明の効果］ 以上詳述したように本発明によれば、メモリ読み出し時
間のみでアナログ信号を出力できるアナログ読み出し型
高速メモリ装置を提供することができる。

【図面の簡単な説明】

第１図は実施例のアナログ読み出し型メモリ装置の詳細
な回路構成図、第２図（ａ）乃至（ｃ）はそれぞれメモ
リ素子の回路構成を示す回路図、第３図（ａ）及び（ｂ
）はそれぞれメモリ素子の積層構造を示す断面図、第４
図はメモリ付４ビツトＤ／Ａ変換器の回路構成図、第５
図はメモリ付４ビツトＤ／Ａ変換器の人出力特性を示す
線図、第６図は実施例のアナログ読み出し型メモリ装置
の概略回路構成図、第７図は従来のＤ　、／　Ａ変換器
の回路構成図である。 ２０・・・ＭＩＭスイッチ、２１・・・強誘電体キャパ
シタ、２２・・・ＭＯＳＦＥＴ、３２・・・メモリセル
、３３・・・データ書き込み端子（メモリ書き込み／読
み出し端子）、３７・・・Ｘアドレス用スイッチ、３８
・・・Ｘアドレス用スイッチ、３９・・・電流検出器（
電流計）、４０・・・保護用ダイオード、４１・・・書
き込み制御スイッチ、ＸＡ・・・Ｘアドレス線、ＹＡ・
・Ｙア・ドレス線。 出願人代理人　弁理士　坪井　　淳 第２図（Ｃ） 第３図（ａ） 第３図（ｂ）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に形成される絶縁膜を介して設けられ
   たゲート電極及び該ゲート電極の両側に形成された電流
   通路電極からなる出力手段と、上記出力手段のゲート電
   極上に形成された強誘電体膜又は誘電体膜からなる分極
   電荷蓄積手段と、上記分極電荷蓄積手段の強誘電体膜又
   は誘電体膜上に形成される第１の導電膜−絶縁トンネル
   膜−第２の導電膜のＭＩＭ構造の非線形導電率素子から
   なる入力手段とを有するメモリセルを複数個ずつ組合せ
   、 上記複数個単位からなるメモリセルに複数ビットのディ
   ジタルデータを記憶させ、その記憶させたディジタルデ
   ータを、それぞれのメモリセルからの出力電流を演算す
   ることによりアナログ電流量又はアナログ電圧量として
   出力させることを特徴とするアナログ読み出し型メモリ
   装置。 ２、上記絶縁トンネル膜がラングミュア・ブロジェット
   膜であることを特徴とする請求項１に記載のアナログ読
   み出し型メモリ装置。 ３、上記出力手段の絶縁膜の上に、上記強誘電体膜又は
   誘電体膜、上記絶縁トンネル膜、及び最上部電極が直接
   接触して形成されることを特徴とする請求項１又は２に
   記載のアナログ読み出し型メモリ装置。