JP2019537187A - メモリ・セル構造、メモリ・セル・システム、およびメモリ・セル構造を製造するための方法 - Google Patents
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Abstract
Description
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- メモリ・セル構造であって、
複数のセル・コンポーネントを含むシナプス・メモリ・セルであって、前記複数のセル・コンポーネントの各々は少なくとも1つの単位セルを含む、前記シナプス・メモリ・セルと、
前記シナプス・メモリ・セルにシナプス状態を書き込むように構成された複数の書き込み線であって、前記複数の書き込み線の各々が、前記複数のセル・コンポーネントのうちの対応するセル・コンポーネントに含まれる前記少なくとも1つの単位セルの全てに所定の数の状態の第2の組を書き込むことによって、前記所定の数の状態の第1の組を、前記対応するセル・コンポーネントに書き込むように構成され、前記第1の組は、前記第2の組と、前記対応するセル・コンポーネントに含まれる前記少なくとも1つの単位セルの数とに依拠する、前記複数の書き込み線と、
前記シナプス・メモリ・セルから前記シナプス状態を読み出すように構成された読み出し線であって、前記読み出し線は、前記複数のセル・コンポーネントの全てから前記所定の数の状態の前記第1の組を同時に読み出すように更に構成される、前記読み出し線と、
を備える、メモリ・セル構造。 - 前記少なくとも1つの単位セルの各々が抵抗であり、前記所定の数の状態は、前記抵抗のコンダクタンスに関する状態である、請求項1に記載のメモリ・セル構造。
- 前記少なくとも1つの単位セルの各々はコンデンサであり、前記所定の数の状態は、前記コンデンサのキャパシタンスに関する状態である、請求項1に記載のメモリ・セル構造。
- 前記所定の数の状態の所定の数は2であり、前記複数のセル・コンポーネントのi番目のセル・コンポーネントは、2i−1個の単位セルを含み、iは自然数であり、
前記第1の組における前記所定の数の状態の各々は、前記第2の組における前記所定の数の状態のうちの対応する状態の2i−1倍である、請求項1ないし3のいずれかに記載のメモリ・セル構造。 - 前記所定の数の状態の所定の数は3であり、
前記複数のセル・コンポーネントのi番目のセル・コンポーネントは、3i−1個の単位セルを含み、iは自然数であり、
前記第1の組における前記所定の数の状態の各々は、前記第2の組における前記所定の数の状態のうちの対応する状態の3i−1倍である、請求項1ないし4のいずれかに記載のメモリ・セル構造。 - メモリ・セル・システムであって、
複数のセル・コンポーネントを含むシナプス・メモリ・セルであって、前記複数のセル・コンポーネントの各々は少なくとも1つの単位セルを含む、前記シナプス・メモリ・セルと、
シナプス状態を前記シナプス・メモリ・セルに書き込むように構成された複数の書き込みドライバであって、前記複数の書き込みドライバの各々が、前記複数のセル・コンポーネントのうちの対応するセル・コンポーネントに含まれる前記少なくとも1つの単位セルの全てに所定の数の状態の第2の組を書き込むことによって、前記所定の数の状態の第1の組を、前記対応するセル・コンポーネントに書き込むように構成され、前記第1の組は、前記第2の組と、前記対応するセル・コンポーネントに含まれる前記少なくとも1つの単位セルの数とに依拠する、前記複数の書き込みドライバと、
前記シナプス・メモリ・セルから前記シナプス状態を読み出すように構成された読み出しドライバであって、前記読み出しドライバは、前記複数のセル・コンポーネントの全てから前記所定の数の状態の前記第1の組を同時に読み出すように更に構成される、前記読み出しドライバと、
を備える、メモリ・セル・システム。 - 前記少なくとも1つの単位セルの各々が抵抗であり、前記所定の数の状態は、前記抵抗のコンダクタンスに関する状態である、請求項6に記載のメモリ・セル・システム。
- 前記少なくとも1つの単位セルの各々はコンデンサであり、前記所定の数の状態は、前記コンデンサのキャパシタンスに関する状態である、請求項6に記載のメモリ・セル・システム。
- 前記所定の数の状態の所定の数は2であり、
前記複数のセル・コンポーネントのi番目のセル・コンポーネントは、2i−1個の単位セルを含み、iは自然数であり、
前記第1の組における前記所定の数の状態の各々は、前記第2の組における前記所定の数の状態のうちの対応する状態の2i−1倍である、請求項6ないし8のいずれかに記載のメモリ・セル・システム。 - 前記所定の数の状態の所定の数は3であり、
前記複数のセル・コンポーネントのi番目のセル・コンポーネントは、3i−1個の単位セルを含み、iは自然数であり、
前記第1の組における前記所定の数の状態の各々は、前記第2の組における前記所定の数の状態のうちの対応する状態の3i−1倍である、請求項6ないし9のいずれかに記載のメモリ・セル・システム。 - メモリ・セル構造を製造するための方法であって、
複数の単位セルを準備することと、
複数のセル・コンポーネントを構成することであって、前記複数のセル・コンポーネントの各々は、前記複数の単位セルのうちの少なくとも1つの単位セルを含む、前記構成することと、
前記複数のセル・コンポーネントを含むシナプス・メモリ・セルを構成することと、
前記シナプス・メモリ・セルにシナプス状態を書き込むように構成された複数の書き込み線を配置することであって、前記複数の書き込み線の各々は、前記複数のセル・コンポーネントのうちの対応するセル・コンポーネントに含まれる前記少なくとも1つの単位セルの全てに所定の数の状態の第2の組を書き込むことによって、前記所定の数の状態の第1の組を、前記対応するセル・コンポーネントに書き込むように構成され、前記第1の組は、前記第2の組と、前記対応するセル・コンポーネントに含まれる前記少なくとも1つの単位セルの数とに依拠する、前記配置することと、
前記シナプス・メモリ・セルから前記シナプス状態を読み出すように構成された読み出し線を配置することであって、前記読み出し線は、前記複数のセル・コンポーネントの全てから前記所定の数の状態の前記第1の組を同時に読み出すように更に構成される、前記配置することと、
を含む、メモリ・セル構造を製造するための方法。
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