KR102668199B1 - 뉴로모픽 소자의 시냅스로부터 데이터를 독출하는 방법 - Google Patents

뉴로모픽 소자의 시냅스로부터 데이터를 독출하는 방법 Download PDF

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Abstract

게이트 전극, 제1 전극, 및 제2 전극을 가진 트랜지스터, 및 상기 트랜지스터의 제2 전극과 연결된 제1 전극을 갖는 가변 저항기를 포함하는 시냅스로부터 데이터를 독출하는 방법이 설명된다. 상기 데이터 독출 방법은 상기 트랜지스터의 상기 게이트 전극에 독출 전압을 인가하고, 상기 트랜지스터의 상기 제1 전극에 프리-시냅틱 전압을 인가하고, 및 상기 가변 저항기의 제2 전극에 포스트-시냅틱 전압을 인가하는 것을 포함한다. 상기 독출 전압은 상기 트랜지스터의 문턱 전압보다 낮을 수 있다.

Description

뉴로모픽 소자의 시냅스로부터 데이터를 독출하는 방법{Methods of Reading-out Data from Synapses of Neuromorphic Device}
본 발명은 뉴로모픽 소자의 시냅스로부터 데이터를 독출하는 방법에 관한 것으로서, 특히 서브-문턱 전압 영역에서 데이터를 독출하는 방법에 관한 것이다.
최근 인간의 뇌를 모방한 뉴로모픽 기술이 주목 받고 있다. 뉴로모픽 기술은 다수의 프리-시냅스 뉴런들, 다수의 포스트-시냅스 뉴런들, 및 다수의 시냅스들을 포함한다. 뉴로모픽 기술에 이용되는 뉴로모픽 소자는 학습된 상태에 따라 다양한 레벨, 크기, 또는 시간에 따른 펄스 또는 스파이크를 출력한다. 뉴로모픽 소자의 시냅스는 다단 레벨의 데이터를 저장할 수 있다. 예를 들어, 학습 수준에 따라 1과 0이 아니라, 그 중간 레벨들의 데이터를 저장하여 강한 학습 수준 또는 약한 학습 수준을 저장할 수 있다. 따라서, 시냅스로부터 데이터를 독출할 때, 출력 전류 값이 저항 변화에 따라 되도록 큰 차이를 갖는 것이 유리하다.
본 발명이 해결하고자 하는 과제는 뉴로모픽 소자의 시냅스로부터 데이터를 독출하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 서브-문턱 전압 영역에서 시냅스로부터 데이터를 독출하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 독출 모드에서 흥분성 시냅스 및 억제성 시냅스를 구현하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스로부터 데이터를 독출하는 방법은 게이트 전극, 제1 전극, 및 제2 전극을 가진 트랜지스터, 및 상기 트랜지스터의 제2 전극과 연결된 제1 전극을 갖는 가변 저항기를 포함하는 시냅스를 준비하고, 상기 트랜지스터의 상기 게이트 전극에 독출 전압을 인가하고, 상기 트랜지스터의 상기 제1 전극에 프리-시냅틱 전압을 인가하고, 및 상기 가변 저항기의 제2 전극에 포스트-시냅틱 전압을 인가하는 것을 포함할 수 있다. 상기 독출 전압은 상기 트랜지스터의 문턱 전압보다 낮을 수 있다.
상기 포스트-시냅틱 전압은 0(zero)일 수 있다.
상기 독출 전압과 상기 포스트-시냅틱 전압의 차이의 절대 값은 상기 문턱 전압보다 작을 수 있다.
상기 프리-시냅틱 전압은 양(+)의 전압일 수 있다.
상기 독출 전압은 양(+)의 전압일 수 있다.
상기 프리-시냅틱 전압은 상기 독출 전압보다 높을 수 있다.
상기 독출 전압과 상기 프리-시냅틱 전압의 차이의 절대 값은 상기 문턱 전압보다 작을 수 있다.
상기 프리-시냅틱 전압은 음(-)의 전압일 수 있다.
상기 독출 전압은 음(-)의 전압일 수 있다.
상기 프리-시냅틱 전압은 상기 독출 전압보다 낮을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스로부터 데이터를 독출하는 방법은 게이트 전극, 제1 전극, 및 제2 전극을 가진 트랜지스터, 및 상기 트랜지스터의 제2 전극과 연결된 제1 전극을 갖는 가변 저항기를 포함하는 시냅스를 준비하고, 게이팅 컨트롤러로부터 게이팅 라인을 통하여 상기 트랜지스터의 상기 게이트 전극에 상기 트랜지스터의 문턱 전압보다 낮은 양(+)의 독출 전압을 인가하고, 프리-시냅틱 뉴런으로부터 로우 라인을 통하여 상기 트랜지스터의 상기 제1 전극에 양(+)의 프리-시냅틱 전압을 인가하고, 및 포스트-시냅틱 뉴런으로부터 컬럼 라인을 통하여 상기 가변 저항기의 제2 전극에 포스트-시냅틱 전압을 인가하는 것을 포함할 수 있다.
상기 독출 전압과 상기 포스트-시냅틱 전압의 차이의 절대 값은 상기 문턱 전압보다 작을 수 있다.
상기 포스트-시냅틱 전압은 0(zero)일 수 있다.
상기 프리-시냅틱 전압과 상기 포스트-시냅틱 전압의 차이는 상기 문턱 전압보다 클 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스로부터 데이터를 독출하는 방법은 게이트 전극, 제1 전극, 및 제2 전극을 가진 트랜지스터, 및 상기 트랜지스터의 제2 전극과 연결된 제1 전극을 갖는 가변 저항기를 포함하는 시냅스를 준비하고, 게이팅 컨트롤러로부터 게이팅 라인을 통하여 상기 트랜지스터의 상기 게이트 전극에 상기 트랜지스터의 문턱 전압보다 낮은 독출 전압을 인가하고, 프리-시냅틱 뉴런으로부터 로우 라인을 통하여 상기 트랜지스터의 상기 제1 전극에 음(-)의 프리-시냅틱 전압을 인가하고, 및 포스트-시냅틱 뉴런으로부터 컬럼 라인을 통하여 상기 가변 저항기의 제2 전극에 포스트-시냅틱 전압을 인가하는 것을 포함할 수 있다.
상기 독출 전압과 상기 프리-시냅틱 전압의 차이의 절대 값은 상기 문턱 전압보다 작을 수 있다.
상기 독출 전압은 양(+)의 전압일 수 있다.
상기 독출 전압은 음(-)의 전압일 수 있다.
상기 포스트-시냅틱 전압은 0(zero)일 수 있다.
상기 프리-시냅틱 전압과 상기 포스트-시냅틱 전압의 차이는 상기 문턱 전압보다 클 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상에 의하면 멤리스터의 저항 차이에 의해 독출되는 전류의 차이가 크므로 데이터 센싱 마진이 개선될 수 있다.
본 발명의 기술적 사상에 의하면 멤리스터의 저항 차이에 의해 독출되는 전류의 차이가 크므로 정확한 데이터를 독출할 수 있다.
본 발명의 기술적 사상에 의하면 흥분성 시냅스 동작 및 억제성 시냅스 동작이 독립적으로 동시에 수행될 수 있다.
기타 언급되지 않은 본 발명의 다양한 실시예들에 의한 효과들은 본문 내에서 언급될 것이다.
도 1a 내지 1c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 뉴로모픽 소자들을 개념적으로 도시한 블록다이아그램들이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스를 상세하게 도시한 블록 다이아그램이다.
도 3a는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)를 학습시키는 것을 설명하는 개념적인 블록다이아그램이고, 및 도 3b는 학습 전압(V LN ), 프리-시냅틱 전압(V1), 및 포스트-시냅틱 전압(V2)을 개념적으로 도시한 그래프이다.
도 4a 및 5a는 본 발명의 기술적 사상의 실시예들에 의한 뉴로모픽 소자의 시냅스에 학습된 데이터 패턴을 독출하는 것을 설명하는 개념적인 블록다이아그램들이고, 및 도 4b 및 5b는 시냅스에 흐르는 전류를 개념적으로 보이는 그래프들이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스들에 학습된 데이터 패턴을 독출하는 것을 설명하는 개념적인 블록다이아그램이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스 어레이 시스템을 개념적으로 도시한 블록다이아그램이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 패턴 인식 시스템을 개념적으로 도시한 블록다이아그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 ‘아래(below)’, ‘아래(beneath)’, ‘하부(lower)’, ‘위(above)’, ‘상부(upper)’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 ‘아래(below)’ 또는 ‘아래(beneath)’로 기술된 소자는 다른 소자의 ‘위(above)’에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서, 강화(potentiation), 셋(set), 및 학습(learning)이 동일하거나 유사한 용어로 사용되고, 및 억제(depressing), 리셋(reset), 및 초기화(initiation)가 동일하거나 유사한 의미로 사용될 것이다. 예를 들어, 시냅스들의 저항을 낮추는 동작이 강화, 셋, 또는 학습으로 설명될 것이고, 및 시냅스들의 저항을 높이는 동작이 억제, 리셋, 또는 초기화로 설명될 것이다. 또한, 시냅스들이 강화, 셋, 또는 학습되면 전도도가 증가하므로 점진적으로 높은 전압/전류가 출력될 수 있고, 및 시냅스들이 억제, 리셋, 또는 초기화되면 전도도가 감소하므로 점진적으로 낮은 전압/전류가 출력될 수 있다. 설명의 편의를 위하여, 데이터 패턴, 전기적 신호, 펄스, 스파이크, 및 파이어(fire)는 동일하거나, 유사하거나, 또는 호환되는 의미인 것으로 해석될 수 있다. 또한, 전압과 전류도 동일하거나 호환되는 의미인 것으로 해석될 수 있다.
도 1a 내지 1c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 뉴로모픽 소자들을 개념적으로 도시한 블록다이아그램들이다.
도 1a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자는 다수 개의 프리-시냅틱 뉴런들 (10_1~10_n), 로우 라인들 (15_1~15_n), 포스트-시냅틱 뉴런들 (20_1~20_n), 컬럼 라인들 (25_1~25_n), 시냅스들 (30_11~30_nn), 로우 게이팅 컨트롤러들 (41_1~41_n), 및 로우 게이팅 라인들 (46_1~46_n)을 포함할 수 있다. 로우 라인들 (15_1~15_n)과 로우 게이팅 라인들 (46_1~46_n)은 평행할 수 있다.
프리-시냅틱 뉴런들 (10_1~10_n)은 학습 모드 (learning mode), 리셋 모드(reset mode), 또는 독출 모드 (reading mode) 에서 로우 라인들 (15_1~15_n)을 통하여 시냅스들 (30_11~30_nn)로 전기적 신호들을 전송할 수 있다.
포스트-시냅틱 뉴런들 (20_1~20_n)은 학습 모드 또는 리셋 모드에서 컬럼 라인들 (25_1~25_n)을 통하여 시냅스들 (30_1~30_n)로 전기적 펄스를 전송할 수 있고, 및 독출 모드에서 컬럼 라인들 (25_1~25_n)을 통하여 시냅스들 (30_1~30_n)로부터 전기적 신호들을 수신할 수 있다.
로우 라인들 (15_1~15_n)은 각각 프리-시냅틱 뉴런들 (10_1~10_n) 중 하나로부터 로우 방향으로 연장하여 다수 개의 시냅스들 (30_1~30_n)과 전기적으로 연결될 수 있다.
컬럼 라인들 (25_1~25_n)은 각각 포스트-시냅틱 뉴런들 (20_1~20_n) 중 하나로부터 컬럼 방향으로 연장하여 다수 개의 시냅스들 (30_1~30_n)과 전기적으로 연결될 수 있다.
로우 게이팅 컨트롤러들 (41_1~41_n)는 로우 게이팅 라인들 (46_1~46_n)을 통하여 시냅스들 (30_1~30_n)로 게이팅 신호를 제공할 수 있다.
로우 게이팅 라인들 (46_1~46_n)은 각각 로우 게이팅 컨트롤러들 (41_1~41_n) 중 하나로부터 로우 방향으로 연장하여 다수 개의 시냅스들 (30_1~30_n)과 전기적으로 연결될 수 있다.
시냅스들 (30_1~30_n)은 로우 라인들 (15_1~15_n)과 컬럼 라인들 (25_1~25_n)의 교차점들에 배치될 수 있다. 동일한 로우 라인 (15_1~15_n)을 공유하는 시냅스들 (30_11~30_nn)은 동일한 로우 게이팅 라인 (46_1~46_n)을 공유할 수 있다.
도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자는 다수 개의 프리-시냅틱 뉴런들 (10_1~10_n), 로우 라인들 (15_1~15_n), 포스트-시냅틱 뉴런들 (20_1~20_n), 컬럼 라인들 (25_1~25_n), 시냅스들 (30_11~30_nn), 컬럼 게이팅 컨트롤러들 (42_1~42_n), 및 컬럼 게이팅 라인들 (47_1~47_n)을 포함할 수 있다. 컬럼 게이팅 컨트롤러들 (42_1~42_n)은 컬럼 게이팅 라인들 (47_1~47_n)을 통하여 시냅스들 (30_11~30_nn)로 게이팅 신호를 제공할 수 있다. 컬럼 게이팅 라인들 (47_1~47_n)은 각각 컬럼 게이팅 컨트롤러들 (42_1~42_n) 중 하나로부터 컬럼 방향으로 연장하여 다수 개의 시냅스들 (30_11~30_nn)과 전기적으로 연결될 수 있다. 동일한 컬럼 라인 (25_1~25_n)을 공유하는 시냅스들 (30_11~30_nn)은 동일한 컬럼 게이팅 라인 (47_1~47_n)을 공유할 수 있다.
도 1c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자는 다수 개의 프리-시냅틱 뉴런들 (10_1~10_n), 로우 라인들 (15_1~15_n), 포스트-시냅틱 뉴런들 (20_1~20_n), 컬럼 라인들 (25_1~25_n), 시냅스들 (30_11~30_nn), 로우 게이팅 컨트롤러들 (41_1~41_n), 컬럼 게이팅 컨트롤러들 (42_1~42_n), 로우 게이팅 라인들 (46_1~46_n), 및 컬럼 게이팅 라인들 (47_1~47_n)을 포함할 수 있다. 로우 게이팅 컨트롤러들 (41_1~41_n)은 로우 게이팅 라인들 (46_1~46_n)을 통하여 시냅스들 (30_11~30_nn)로 게이팅 신호를 제공할 수 있고, 및 컬럼 게이팅 컨트롤러들 (42_1~42_n)은 컬럼 게이팅 라인들 (47_1~47_n)을 통하여 시냅스들 (30_11~30_nn)로 게이팅 신호를 제공할 수 있다. 동일한 로우 라인 (15_1~15_n)을 공유하는 시냅스들 (30_11~30_nn)은 동일한 로우 게이팅 라인 (46_1~46_n)을 공유할 수 있고, 및 동일한 컬럼 라인 (25_1~25_n)을 공유하는 시냅스들 (30_11~30_nn)은 동일한 컬럼 게이팅 라인 (47_1~47_n)을 공유할 수 있다. 즉, 시냅스들 (30_11~30_nn)은 각각 하나의 로우 라인 (15_1~15_n), 하나의 컬럼 라인 (25_1~25_n), 하나의 로우 게이팅 라인 (46_1~46_n), 및 하나의 컬럼 게이팅 라인 (47_1~47_n)과 전기적으로 연결될 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스를 상세하게 도시한 블록 다이아그램이다.
도 2를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)는 트랜지스터(31) 및 멤리스터(35)를 포함할 수 있고, 및 포스트-시냅틱 뉴런(20)는 적분기(21) 및 비교기(25)를 포함할 수 있다. 멤리스터(35)는 가변 저항기를 포함할 수 있다.
시냅스(30)의 트랜지스터(31)의 게이트 전극(G)은 게이팅 라인(45)을 통하여 게이팅 컨트롤러(40)와 전기적으로 연결될 수 있고, 트랜지스터(31)의 제1 전극(E1)은 로우 라인(15)을 통하여 프리-시냅틱 뉴런(10)과 전기적으로 연결될 수 있고, 및 트랜지스터(31)의 제2 전극(E2)은 멤리스터(35)의 제1 노드(N1)과 전기적으로 연결될 수 있다. 멤리스터(35)의 제2 노드(N2)는 컬럼 라인(25)을 통하여 포스트-시냅틱 뉴런(20)과 전기적으로 연결될 수 있다.
포스트-시냅틱 뉴런(20)의 적분기(21)의 입력 단자는 컬럼 라인(25)을 통하여 멤리스터(35)의 제2 노드(N2)과 전기적으로 연결될 수 있고, 및 비교기(25)의 입력 단자는 적분기(21)의 출력 단자와 전기적으로 연결될 수 있다.
트랜지스터(31)의 제1 전극(E1) 및 제2 전극(E2)은 전류의 방향에 따라 소스 전극 또는 드레인 전극으로 회로적으로 해석될 수 있다. 따라서, 이하에서, 제1 전극(E1) 및 제2 전극(E2)은 트랜지스터(31)의 회로적 동작에 따라 각각, 소스 전극 또는 드레인 전극으로 명명, 설명될 것이다.
도 3a는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)를 학습시키는 것을 설명하는 개념적인 블록다이아그램이고, 및 도 3b는 학습 전압(V LN ), 프리-시냅틱 전압(V1), 및 포스트-시냅틱 전압(V2)을 개념적으로 도시한 그래프이다.
도 3a 및 3b를 참조하면, 상기 뉴로모픽 소자의 시냅스(30)를 학습시키는 방법은 시냅스(30)의 트랜지스터(31)의 게이트 전극(G)에 학습 게이트 전압(VLN, learning gate voltage)을 인가하고, 트랜지스터(31)의 제1 전극(E1)에 학습 프리-시냅틱 전압(V1, learning pre-synaptic voltage)을 인가할 수 있고, 및 멤리스터(35)의 제2 노드(N2)에 학습 포스트-시냅틱 전압(V2, learning post-synaptic voltage)을 인가하는 것을 포함할 수 있다. 학습 게이트 전압(VLN)은 트랜지스터(31)의 문턱 전압(Vth)보다 높을 수 있다. (VLN > Vth) 학습 프리-시냅틱 전압(V1)은 양(+)의 전압인 다수 개의 펄스들을 포함할 수 있다. 학습 포스트-시냅틱 전압(V2)은 음(-)의 전압인 다수 개의 펄스들을 포함할 수 있다. 따라서, 트랜지스터(31)가 턴-온 되기 위한 게이트-소스 전압(Vgs), 즉 트랜지스터(31)의 게이트 전극(G)과 제2 전극(E2) 간의 전압은 트랜지스터(31)의 문턱 전압(Vth)보다 충분히 크고, 따라서 트랜지스터(31)가 충분히 턴-온 될 수 있다.
학습 프리-시냅틱 전압(V1)과 학습 포스트-시냅틱 전압(V2)의 차이는 시냅스(30)의 멤리스터(35)의 저항을 낮추거나 높일 수 있을 정도로 충분히 클 수 있다. 예를 들어, 학습 프리-시냅틱 전압(V1)과 학습 포스트-시냅틱 전압(V2)의 차이는 셋 전압(Vset) 또는 리셋 전압(Vreset) 보다 클 수 있다. 셋 전압(Vset) 및 리셋 전압(Vreset)은 시냅스(30)의 멤리스터(35)의 저항을 낮추거나 높일 수 있는 전압이다.
본 발명의 기술적 사상의 확장된 실시예들에서, 학습 포스트-시냅틱 전압(V2)은 0(zero) 또는 양(+)의 전압일 수도 있다. 그러나, 이 경우에도 트랜지스터(31)의 게이트-소스 전압(Vgs)은 문턱 전압(Vth)보다 충분히 높을 수 있다.
학습 모드에서, 시냅스(30)의 멤리스터(35)를 통과한 전기적 신호가 포스트-시냅틱 뉴런(20)의 적분기(21)에서 적분되어 비교기(25)의 참조 전압(reference voltage)보다 높은 전압을 갖게 되면 비교기(25)로부터 전기적 신호가 출력될 수 있다. 즉, 포스트-시냅틱 뉴런(20)이 파이어(fire)될 수 있다. 포스트-시냅틱 뉴런(20)이 파이어되면 학습 모드가 종료될 수 있다.
도 4a는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)에 학습된 (즉, 저장된) 데이터 패턴을 독출하는 것을 설명하는 개념적인 블록다이아그램이고, 및 도 4b는 시냅스(30)에 흐르는 전류를 개념적으로 보이는 그래프이다. 예를 들어, 흥분성 시냅스(excitatory synapse), 즉 독출 모드에서 시냅스(30)로부터 포스트-시냅틱 뉴런(20)으로 흐르는 전류가 증가하는 상태가 설명된다. 전류가 흐르는 방향은 화살표를 참조할 수 있다.
도 4a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)에 학습된 (즉, 저장된) 데이터 패턴을 독출하는 방법은 먼저, 게이팅 컨트롤러(40)로부터 게이팅 라인(46)을 통하여 시냅스(30)의 트랜지스터(31)의 게이트 전극(G)에 독출 전압(Vrd)을 인가하고, 프리-시냅틱 뉴런(10)으로부터 로우 라인(15)을 통하여 트랜지스터(31)의 제1 전극(E1)에 프리-시냅틱 전압(Va)을 인가하고, 및 포스트-시냅틱 뉴런(20)으로부터 컬럼 라인(25)을 통하여 멤리스터(35)의 제2 노드(N2)에 포스트-시냅틱 전압(Vb)을 인가하는 것을 포함할 수 있다.
포스트-시냅틱 전압(Vb)이 실질적으로 0(zero)인 것으로 가정된다. 따라서, 포스트-시냅틱 뉴런(20)은 멤리스터(35)의 제2 노드(N2)에 아무 전압도 인가하지 않을 수 있다. 독출 전압(Vrd)은 트랜지스터(31)의 문턱 전압(Vth) 보다 낮고(lower) 포스트-시냅틱 전압(Vb)보다 높은 양(+)의 전압을 가질 수 있다. 프리-시냅틱 전압(Va)은 독출 전압(Vrd)보다 높은 양(+)의 전압을 가질 수 있다. 따라서, 포스트-시냅틱 전압(Vb)은 독출 전압(Vrd) 및 프리-시냅틱 전압(Va) 보다 낮을(lower) 수 있다. 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여, 포스트-시냅틱 전압(Vb)이 멤리스터(35)의 제2 노드(N2)와 트랜지스터(31)의 제2 전극(E2)에 동일하게 인가되는 것으로 가정, 설명된다.
독출 전압(Vrd)과 포스트-시냅틱 전압(Vb)의 차이, 즉 트랜지스터(31)의 게이트-소스 전압(Vgs)이 트랜지스터(31)의 문턱 전압(Vth) 보다 작으므로(small or less), 트랜지스터(31)는 턴-오프 상태일 수 있다. (│Vgs│ < Vth) 그러나, 프리-시냅틱 전압(Va)과 포스트-시냅틱 전압(Vb)의 차이, 즉 트랜지스터(31)의 드레인-소스 전압(Vds)이 트랜지스터(31)의 문턱 전압(Vth)보다 높으므로 트랜지스터 전류(Ids)가 트랜지스터(31)의 제1 전극(E1)으로부터 제2 전극(E2)으로 흐를 수 있다. 즉, 컬럼 라인(25)을 통하여 포스트-시냅틱 뉴런(20)으로 공급되는 전류가 증가할 수 있다. (흥분성 시냅스 상태)
예를 들어, 트랜지스터(31)의 문턱 전압(Vth)이 0.7V 이고, 독출 전압(Vrd)이 0.5V 이고, 프리-시냅틱 전압(Va)이 1V 이고, 및 포스트-시냅틱 전압(Vb)이 실질적으로 0(zero)인 경우, 게이트-소스 전압(Vgs)은 0.5V 이므로 트랜지스터(31)가 턴-오프 상태이고, 및 프리-시냅틱 전압(Va)과 포스트-시냅틱 전압(Vb)의 전위 차(1V)에 의해 트랜지스터(31)의 제1 전극(E1)으로부터 제2 전극(E2)으로 작은(small) 트랜지스터 전류(Ids)가 흐를 수 있다.
트랜지스터 전류(Ids)는 도 4b에 도시된 그래프에 보여진다. 상세하게, 독출 전압(Vrd)와 포스트-시냅틱 전압(Vb)의 차이, 즉 트랜지스터(31)의 게이트-소스 전압(Vgs)의 차이의 변화에 따른 트랜지스터 전류(Ids)의 변화가 보여진다. 세로 축은 로그 스케일(log scale)이다. 실질적으로 포스트-시냅틱 전압(Vb)이 0(zero)이므로, 게이트-소스 전압(Vgs)과 게이트 전압(Vg)는 실질적으로 동일할 수 있다. (Vrd - Vb = Vgs = Vg)
도 4b를 참조하면, 독출 전압(Vrd), 즉 게이트-소스 전압(Vgs)이 트랜지스터(31)의 문턱 전압(Vth)보다 낮은(lower) 구간에서, 멤리스터(35)의 저항 상태에 따라 트랜지스터 전류(Ids)가 큰 차이를 보인다. 실험적으로, 독출 전압(Vrd), 즉 게이트-소스 전압(Vgs)이 트랜지스터(31)의 문턱 전압(Vth)보다 낮은(lower) 구간에서, 트랜지스터 전류(Ids)는 게이트-소스 전압(Vgs)에 지수 함수적으로 변화한다.
Figure 112016095803073-pat00001
(I D_ subth : 게이트-소스 전압이 트랜지스터의 문턱 전압보다 낮은 구간에서 트랜지스터 전류)
예를 들어, 게이트-소스 전압(Vgs)이 트랜지스터(31)의 문턱 전압(Vth)보다 낮은(lower) 구간에서, 트랜지스터 전류(Ids)의 변화율은 실험적으로 약 1.0E3 이상이다. 본 실시예에서, 멤리스터(35)의 저항 변화가 작기 때문에 트랜지스터(31)이 게이트-소스 전압(Vgs)의 변화가 작게 발생하더라도 트랜지스터 전류(Ids)는 급격하게 변화할 수 있다.
상세하게, 포스트-시냅틱 전압(Vb)을 0(zero)으로 가정하면, 독출 전압(Vrd)이 트랜지스터(31)의 문턱 전압(Vth)보다 낮은(lower) 경우, 트랜지스터 전류(Ids)는 멤리스터(35)의 저항 상태에 따라 큰 차이를 보일 수 있다. 예를 들어, 멤리스터(35)가 낮은(lower) 저항 상태인 경우의 트랜지스터 전류(Ids_LR)는 멤리스터(35)가 높은 저항 상태인 경우의 트랜지스터 전류(Ids_HR)는 보다 적어도 수 백 배 이상으로 높을 수 있다. 즉, 멤리스터(35)의 학습 상태들에 의한 전류 차이가 매우 크다. 따라서, 문턱 전압(Vth) 보다 낮은(lower) 독출 전압(Vrd), 즉 게이트 전압(Vg)을 이용하면, 시냅스(30)에 저장된 데이터 패턴이 용이하게 인식(recognize)될 수 있다. 즉, 시냅스(30)가 학습되었는지 아닌지가 용이하게 판단될 수 있다.
도 5a는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)에 학습된 (즉, 저장된) 데이터 패턴을 독출하는 것을 설명하는 개념적인 블록다이아그램이고, 및 도 5b는 시냅스(30)에 흐르는 전류를 개념적으로 보이는 그래프이다. 예를 들어, 억제성 시냅스(inhibitory synapse), 즉 독출 모드에서 시냅스(30)로부터 포스트-시냅틱 뉴런(20)으로 흐르는 전류가 감소하는 상태가 설명된다. 전류가 공급되는 방향은 화살표를 참조할 수 있다.
도 5a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)에 학습된 (즉, 저장된) 데이터 패턴을 독출하는 방법은 먼저, 게이팅 컨트롤러(40)로부터 게이팅 라인(45)을 통하여 시냅스(30)의 트랜지스터(31)의 게이트 전극(G)에 독출 전압(Vrd)을 인가하고, 프리-시냅틱 뉴런(10)으로부터 로우 라인(15)을 통하여 트랜지스터(31)의 제1 전극(E1)에 프리-시냅틱 전압(Va)을 인가하고, 및 포스트-시냅틱 뉴런(20)으로부터 컬럼 라인(25)을 통하여 멤리스터(35)의 제2 노드(N2)에 포스트-시냅틱 전압(Vb)을 인가하는 것을 포함할 수 있다.
포스트-시냅틱 전압(Vb)이 실질적으로 0(zero)인 것으로 가정된다. 프리-시냅틱 전압(Va)은 독출 전압(Vrd) 및 포스트-시냅틱 전압(Vb)보다 낮은(lower) 전압, 예를 들어 음(-)의 전압을 가질 수 있다. 독출 전압(Vrd)은 트랜지스터(31)의 문턱 전압(Vth)의 보다 낮은(lower) 양(+)의 전압 또는 음(-)의 전압을 가질 수 있다. 예를 들어, 독출 전압(Vrd)이 음(-)의 전압일지라도, 프리-시냅틱 전압(Va)이 더 낮으므로(lower), 트랜지스터(31)의 게이트 전극(G)과 제1 전극(E1)의 전압 차, 즉 게이트-소스 전압(Vgs)는 양(+)의 전압일 수 있다. 독출 전압(Vrd)과 프리-시냅틱 전압(Va)의 차이, 즉 트랜지스터(31)의 게이트-소스 전압(Vgs)의 절대 값은 트랜지스터(31)의 문턱 전압(Vth)보다 작을(small or less) 수 있다. (│Vgs│ < Vth) 따라서, 트랜지스터(31)는 턴-오프 상태일 수 있다. 그러나, 포스트-시냅틱 전압(Vb)과 프리-시냅틱 전압(Va)의 차이, 즉 드레인-소스 전압(Vds)의 절대 값이 문턱 전압(Vth)보다 크므로 트랜지스터 전류(Ids)가 트랜지스터(31)의 제2 전극(E2)으로부터 제1 전극(E1)으로 흐를 수 있다. 즉, 컬럼 라인(25)을 통하여 포스트-시냅틱 뉴런(20)으로 공급되는 전류가 감소할 수 있다. (억제성 시냅스 상태)
예를 들어, 트랜지스터(31)의 문턱 전압(Vth)이 0.7V 이고, 독출 전압(Vrd)이 0.5V 이고, 프리-시냅틱 전압(Va)이 -1.0V 이고, 및 포스트-시냅틱 전압(Vb)이 실질적으로 0(zero)인 경우, 게이트-소스 전압(Vgs)의 절대 값은 0.5V 이므로 트랜지스터(31)가 턴-오프 상태이고, 및 포스트-시냅틱 전압(Vb)과 프리-시냅틱 전압(Va)의 전위 차(1.0V)에 의해 트랜지스터(31)의 제2 전극(E2)으로부터 제1 전극(E1)으로 작은(small) 트랜지스터 전류(Ids)가 흐를 수 있다. 확장된 실시예에서, 예를 들어, 트랜지스터(31)의 문턱 전압(Vth)이 0.7V 이고, 독출 전압(Vrd)이 -0.5V 이고, 프리-시냅틱 전압(Va)이 -1.0V 이고, 및 포스트-시냅틱 전압(Vb)이 실질적으로 0(zero)인 경우, 게이트-소스 전압(Vgs)의 절대 값은 0.5V 이므로 트랜지스터(31)가 턴-오프 상태이고, 및 포스트-시냅틱 전압(Vb)과 프리-시냅틱 전압(Va)의 전위 차(1.0V)에 의해 트랜지스터(31)의 제2 전극(E2)으로부터 제1 전극(E1)으로 작은(small) 트랜지스터 전류(Ids)가 흐를 수 있다. 본 발명의 기술적 사상의 다양한 실시예들에서, 게이트-소스 전압(Vgs)의 절대 값이 문턱 전압(Vth)보다 작은(small or less) 영역에서 (│Vgs│ < Vth), 본 발명의 기술적 사상이 구현될 수 있다.
트랜지스터 전류(Ids)는 도 5b에 도시된 그래프에 보여진다. 상세하게, 독출 전압(Vrd)와 포스트-시냅틱 전압(Vb)의 차이, 즉 트랜지스터(31)의 게이트-소스 전압(Vgs)의 차이의 변화에 따른 트랜지스터 전류(Ids)의 변화가 보여진다. 실질적으로 포스트-시냅틱 전압(Vb)이 0(zero)이므로, 게이트-소스 전압(Vgs)은 음(-)의 전압일 수 있다.
도 5b를 참조하면, 독출 전압(Vrd), 즉 게이트-소스 전압(Vgs)이 트랜지스터(31)의 문턱 전압(Vth)보다 높은 음(-)의 구간에서, 멤리스터(35)의 저항 상태에 따라 트랜지스터 전류(Ids)가 큰 차이를 보인다. 게이트-소스 전압(Vgs)은 독출 전압(Vrd)과 프리-시냅틱 전압(Va)의 차이이므로 음(-)의 값이고, 트랜지스터 전류(Ids)는 제2 전극(E2)으로부터 제1 전극(E1)으로 흐르므로 음(-)의 값인 것으로 도시되었다.
상세하게, 트랜지스터 전류(Ids)는 멤리스터(35)의 저항 상태에 따라 큰 차이를 보일 수 있다. 예를 들어, 멤리스터(35)가 낮은 저항 상태인 경우의 트랜지스터 전류(Ids_LR)는 멤리스터(35)가 높은 저항 상태인 경우의 트랜지스터 전류(Ids_HR)는 보다 적어도 수 백 배 이하로 낮을 수 있다.
따라서, 문턱 전압(Vth) 보다 낮은(lower) 독출 전압(Vrd), 즉 게이트 전압(Vg)을 이용하면, 시냅스(30)에 저장된 데이터 패턴이 용이하게 인식(recognize)될 수 있다. 즉, 시냅스(30)가 학습되었는지 아닌지가 용이하게 판단될 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스들 (30a, 30b)에 학습된 (즉, 저장된) 데이터 패턴을 독출하는 것을 설명하는 개념적인 블록다이아그램이다. 예를 들어, 흥분성 시냅스(30a) 및 억제성 시냅스(30b)가 동시에 수행되는 것을 설명하는 블록다이아그램이다. 도 6을 참조하면, 제1 시냅스 시스템(S1)은 흥분성 시냅스 동작을 수행할 수 있고, 및 제2 시냅스 시스템(S2)은 억제성 시냅스 동작을 동시에 수행할 수 있다.
상세하게, 제1 시냅스 시스템(S1)에서, 제1 시냅스(30a)의 제1 트랜지스터(31a)의 게이트 전극(G)에 제1 독출 전압(Vrd1)이 인가되고, 제1 프리-시냅틱 뉴런(10a)으로부터 제1 로우 라인(15a)을 통하여 제1 시냅스(30a)의 제1 트랜지스터(31a)의 제1 전극(E1)에 제1 프리-시냅틱 전압(Va1)이 인가되고, 및 포스트-시냅틱 뉴런(20)으로부터 컬럼 라인(25)을 통하여 제1 시냅스(30a)의 제1 멤리스터(35a)의 제2 노드(N2) 또는 제1 트랜지스터(31a)의 제2 전극(E2)에 제1 포스트-시냅틱 전압(Vb1)이 인가될 수 있다. 동시에, 제2 시냅스 시스템(S2)에서, 제2 시냅스(30b)의 제2 트랜지스터(31b)의 게이트 전극(G)에 제2 독출 전압(Vrd2)이 인가되고, 제2 프리-시냅틱 뉴런(10b)으로부터 제2 로우 라인(15b)을 통하여 제2 시냅스(30b)의 제2 트랜지스터(31b)의 제1 전극(E1)에 제2 프리-시냅틱 전압(Va2)이 인가되고, 및 포스트-시냅틱 뉴런(20)으로부터 컬럼 라인(25)을 통하여 제2 시냅스(30b)의 제2 멤리스터(35b)의 제2 노드(N2) 또는 제2 트랜지스터(31b)의 제2 전극(E2)에 포스트-시냅틱 전압(Vb2)이 인가될 수 있다.
제1 독출 전압(Vrd1)은 제1 트랜지스터(31a)의 문턱 전압(Vth)보다 낮은(lower) 양(+)의 전압일 수 있다. 따라서, 제1 트랜지스터(31a)는 턴-오프 상태일 수 있다. 제2 독출 전압(Vrd2)는 제2 트랜지스터(31b)의 문턱 전압(Vth)보다 낮은(lower) 양(+)의 전압이거나, 문턱 전압(Vth)보다 작은(small or less) 절대 값을 갖는 음(-)의 전압일 수 있다. 본 발명의 기술적 사상의 확장된 실시예에서, 제2 독출 전압(Vrd2)은 실질적으로 0(zero)일 수도 있다. 따라서, 제2 트랜지스터(31b)도 턴-오프 상태일 수 있다. 또한, 본 발명의 기술적 사상의 확장된 실시예에서, 제1 독출 전압(Vrd1)과 제2 독출 전압(Vrd2)은 실질적으로 동일할 수 있다.
제1 트랜지스터(31a)의 제1 전극(E1)에 인가된 제1 프리-시냅틱 전압(Va1)은 제1 독출 전압(Vrd1) 및 제1 트랜지스터(31a)의 문턱 전압(Vth) 보다 높은 양(+)의 전압일 수 있다. 제2 트랜지스터(31b)의 제1 전극(E1)에 인사된 제2 프리-시냅틱 전압(Va2)은 제2 독출 전압(Vrd2) 및 제2 트랜지스터(31b)의 문턱 전압(Vth) 보다 낮을(lower) 수 있다. 예를 들어, 제2 프리-시냅틱 전압(Va2)은 음(-)의 전압일 수 있다.
제1 트랜지스터(31a)에서, 제1 독출 전압(Vrd1)과 제1 포스트-시냅틱 전압(Vb1)의 차이, 즉 게이트-소스 전압(Vgs)의 절대 값(│Vgs│)은 제1 트랜지스터(31a)의 문턱 전압(Vth)보다 작을(small or less) 수 있다. (│Vgs│ < Vth) 또한, 제2 트랜지스터(31b)에서, 제2 독출 전압(Vrd2)과 제2 프리-시냅틱 전압(Va2)의 차이, 즉 게이트-소스 전압(Vgs)의 절대 값(│Vgs│)은 제2 트랜지스터(31b)의 문턱 전압(Vth)보다 낮을(lower) 수 있다.
본 발명의 다양한 실시예들에서, 각 트랜지스터들 (30, 30a, 30b)의 문턱 전압들(Vth)은 다양하게 조절될 수 있다. 예를 들어, 진성 실리콘 트랜지스터의 문턱 전압은 약 0.67V로 알려져 있으나, 웰 영역, 소스/드레인 영역, 채널 스탑 영역 등의 이온 임플란트 양을 조절하여 문턱 전압(Vth)은 높아질 수도 있고 낮아질(lower) 수도 있다.
제2 트랜지스터(31b)의 제1 전극(E1)에 인가된 제2 프리-시냅틱 전압(Va2)은 음(-)의 전압일 수 있다.
제1 및 제2 포스트-시냅틱 전압들(Va2, Vb2)은 동일할 수 있다. 예를 들어, 제1 및 제2 포스트-시냅틱 전압들(Va2, Vb2)은 실질적으로 0(zero)일 수 있다.
제1 시냅스 시스템(S1)에서, 제1 드레인-소스 전류(Ids1)가 제1 트랜지스터(31a)의 제1 전극(E1)으로부터 제2 전극(E2)으로 흐를 수 있다.
제2 시냅스 시스템(S2)에서, 제2 드레인-소스 전류(Ids2)가 제1 트랜지스터(31a)의 제2 전극(E2)으로부터 제1 전극(E1)으로 흐를 수 있다.
부가하여, 제1 시냅스 시스템(S1)의 동작은 도 4a 및 4b를 참조하여 더둑 상세하게 이해될 수 있고, 및 제2 시냅스 시스템(S2)의 동작은 도 5a 및 5b를 참조하여 더욱 상세하게 이해될 수 있을 것이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 어레이 시스템을 개념적으로 도시한 블록다이아그램이다. 도 7을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 어레이 시스템은 다수 개의 시냅스 어레이들(SA1-SA3) 및 인터-어레이 시냅스(IS)를 포함할 수 있다. 다수 개의 시냅스 어레이들(SA1-SA3)은 직렬로 연결될 수 있다. 예를 들어, 제1 시냅스 어레이(SA1)의 출력이 제2 시냅스 어레이(SA2)의 입력으로 이용될 수 있고, 및 제2 시냅스 어레이(SA2)의 출력이 제3 시냅스 어레이(SA3)의 출력으로 이용될 수 있다. 인터-어레이 시냅스(IS)는 인터-어레이 트랜지스터(T) 및 인터-어레이 저항(R)을 포함할 수 있다.
인터-어레이 시냅스(IS)는 흥분성 시냅스 동작 또는 억제성 시냅스 동작을 수행할 수 있다. 예를 들어, 제3 시냅스 어레이(SA3)의 출력을 트랜지스터(T)의 게이트 전압, 즉 독출 전압(Vrd)으로 인가 받고, 및 외부로부터 인터-어레이 트랜지스터(T)의 전극에 드레인-소스 전압(Vds)를 인가함으로써, 인터-어레이 트랜지스터(T)는 제1 시냅스 어레이(Sa1)에 전류를 증가시킬 수도 있고 감소시킬 수도 있다. 즉, 학습된 데이터 패턴을 강화시킬 수도 있고, 억제시킬 수도 있다. 인터-어레이 시냅스(IS)의 상세한 동작은 도 4a 내지 5b를 참조하면 이해될 수 있을 것이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 패턴 인식 시스템(900)을 개념적으로 도시한 블록다이아그램이다. 예를 들어, 상기 패턴 인식 시스템(900)은 음성 인식 시스템(speech recognition system), 영상 인식 시스템(imaging recognition system), 코드 인식 시스템(code recognition system), 신호 인식 시스템(signal recognition system), 또는 기타 다양한 패턴들을 인식하기 위한 시스템들 중 하나일 수 있다.
도 8을 참조하면, 본 발명의 기술적 사상의 일 실시예의 패턴 인식 시스템(900)은 중앙 처리 유닛(910), 메모리 유닛(920), 통신 제어 유닛(930), 네트워크(940), 출력 유닛(950), 입력 유닛(960), 아날로그-디지털 변환기(970), 뉴로모픽 유닛(980), 및/또는 버스(990)를 포함할 수 있다. 중앙 처리 유닛(910)은 뉴로모픽 유닛(980)의 학습을 위하여 다양한 신호를 생성 및 전달하고, 및 뉴로모픽 유닛(980)으로부터의 출력에 따라 음성, 영상 등과 같은 패턴을 인식하기 위한 다양한 처리 및 기능을 수행할 수 있다.
상기 중앙 처리 유닛(910)은 메모리 유닛(920), 통신 제어 유닛(930), 출력 유닛(950), 아날로그-디지털 변환기(970) 및 뉴로모픽 유닛(980)과 버스(990)을 통하여 연결될 수 있다.
메모리 유닛(920)은 패턴 인식 시스템(900)에서 저장이 요구되는 다양한 정보를 저장할 수 있다. 메모리 유닛(920)은 디램(DRAM) 또는 에스램(SRAM) 같은 휘발성 메모리 소자, 피램(PRAM), 엠램(MRAM), 알이램(ReRAM), 또는 낸드 플래시 메모리(NAND flash memory) 같은 비휘발성 메모리, 또는 하드 디스크 드라이브(HDD) 또는 솔리드 스테이트 드라이브(SSD) 같은 다양한 기억 유닛들 중 적어도 하나를 포함할 수 있다.
통신 제어 유닛(930)은 인식된 음성, 영상 등의 데이터를 네트워크(940)를 통하여 다른 시스템의 통신 제어 유닛으로 전송하거나 및/또는 수신할 수 있다.
출력 유닛(950)은 인식된 음성, 영상 등의 데이터를 다양한 방식으로 출력할 수 있다. 예컨대, 출력 유닛(950)은 스피커, 프린터, 모니터, 디스플레이 패널, 빔 프로젝터, 홀로그래머, 또는 기타 다양한 출력 장치를 포함할 수 있다.
입력 유닛(960)은 마이크로폰, 카메라, 스캐너, 터치 패드, 키보드, 마우스, 마우스 펜, 또는 다양한 센서들 중 적어도 하나를 포함할 수 있다.
아날로그-디지털 변환기(970)는 입력 장치(960)로부터 입력된 아날로그 데이터를 디지털 데이터로 변환할 수 있다.
뉴로모픽 유닛(980)은 아날로그-디지털 변환기(970)로부터 출력된 데이터를 이용하여 학습(learning), 인식(recognition) 등을 수행할 수 있고, 인식된 패턴에 대응하는 데이터를 출력할 수 있다. 뉴로모픽 유닛(980)은 본 발명의 기술적 사상의 다양한 실시예들에 동작들을 수행할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 10a, 10b: 프리-시냅틱 뉴런
15, 15a, 15b: 로우 라인
20: 포스트-시냅틱 뉴런
21: 적분기 25: 비교기
25: 컬럼 라인
30, 30a, 30b: 시냅스
31, 31a, 31b: 트랜지스터 35, 35a, 35b: 멤리스터
40: 게이팅 컨트롤러
41: 로우 게이팅 컨트롤러 42: 컬럼 게이팅 컨트롤러
45: 게이팅 라인 46: 로우 게이팅 라인
47: 컬럼 게이팅 라인
Vrd: 독출 전압
Va, Va1, Va2: 프리-시냅틱 전압
Vb, Vb1, Vb2: 포스트-시냅틱 전압
Ids, Ids_LR, Ids_HR: 드레인 전류
IS: 인터-어레이 시냅스
T: 트랜지스터
R: 저항
SA1-SA3: 시냅스 어레이

Claims (20)

  1. 제1 프리-시냅틱 뉴런;
    상기 제1 프리-시냅틱 뉴런으로부터 로우 방향으로 연장하는 제1 로우 라인;
    제2 프리-시냅틱 뉴런;
    상기 제2 프리-시냅틱 뉴런으로부터 상기 로우 방향으로 연장하는 제2 로우 라인;
    포스트 시냅틱 뉴런;
    상기 포스트 시냅틱 뉴런으로부터 상기 로우 방향과 수직하는 컬럼 방향으로 연장하는 컬럼 라인;
    상기 제1 로우 라인과 상기 컬럼 라인의 제1 교차점에 배치된 제1 시냅스; 및
    상기 제2 로우 라인과 상기 컬럼 라인의 제2 교차점에 배치된 제2 시냅스를 포함하고,
    상기 제1 시냅스는:
    제1 게이트 전극, 제1 드레인 전극, 및 제1 소스 전극을 가진 제1 트랜지스터; 및
    상기 제1 트랜지스터의 상기 제1 소스 전극과 연결된 제1 노드, 및 상기 컬럼 라인과 연결된 제2 노드를 갖는 제1 가변 저항기를 포함하고,
    상기 제2 시냅스는:
    제2 게이트 전극, 제2 드레인 전극, 및 제2 소스 전극을 가진 제2 트랜지스터; 및
    상기 제2 트랜지스터의 상기 제2 소스 전극과 연결된 제1 노드, 및 상기 컬럼 라인과 연결된 제2 노드를 갖는 제2 가변 저항기를 포함하는 뉴로모픽 소자의 상기 제1 및 제2 시냅스들로부터 데이터를 독출하는 방법에 있어서,
    상기 제1 트랜지스터의 상기 제1 게이트 전극에 제1 독출 전압을 인가하고,
    상기 제1 트랜지스터의 상기 제1 드레인 전극에 양(+)의 제1 프리-시냅틱 전압을 인가하고, 및
    상기 제1 가변 저항기의 상기 제2 노드에 포스트-시냅틱 전압을 인가하고,
    상기 제2 트랜지스터의 상기 제2 게이트 전극에 제2 독출 전압을 인가하고,
    상기 제2 트랜지스터의 상기 제2 드레인 전극에 음(-)의 제2 프리-시냅틱 전압을 인가하고,
    상기 제2 가변 저항기의 상기 제2 노드에 상기 포스트-시냅틱 전압을 인가하는 것을 포함하고,
    상기 제1 독출 전압의 절대값과 상기 포스트-시냅틱 전압의 차이는 상기 제1 트랜지스터의 제1 문턱 전압보다 낮고,
    상기 제1 프리-시냅틱 전압과 상기 포스트-시냅틱 전압의 차이는 상기 제1 트랜지스터의 상기 제1 문턱 전압보다 크고,
    상기 제2 독출 전압의 절대값과 상기 포스트-시냅틱 전압의 차이는 상기 제2 트랜지스터의 제2 문턱 전압보다 낮고,
    상기 제2 프리-시냅틱 전압과 상기 포스트-시냅틱 전압의 차이는 상기 제2 트랜지스터의 상기 제2 문턱 전압보다 큰 절대 값을 갖는 데이터 독출 방법.
  2. 제1항에 있어서,
    상기 포스트-시냅틱 전압은 0(zero)인 데이터 독출 방법.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 및 제2 독출 전압은 양(+)의 전압인 데이터 독출 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 제1 및 제2 독출 전압은 음(-)의 전압인 데이터 독출 방법.
  10. 삭제
  11. 게이트 전극, 드레인 전극, 및 소스 전극을 가진 트랜지스터; 및
    상기 트랜지스터의 상기 소스 전극과 연결된 제1 노드 및 컬럼 라인과 연결된 제2 노드를 갖는 가변 저항기를 포함하는 시냅스로부터 데이터를 독출하는 방법에 있어서,
    게이팅 컨트롤러로부터 게이팅 라인을 통하여 상기 트랜지스터의 상기 게이트 전극에 상기 트랜지스터의 문턱 전압보다 낮은 양(+)의 독출 전압을 인가하고,
    프리-시냅틱 뉴런으로부터 로우 라인을 통하여 상기 트랜지스터의 상기 드레인 전극에 양(+)의 프리-시냅틱 전압을 인가하고, 및
    포스트-시냅틱 뉴런으로부터 상기 컬럼 라인을 통하여 상기 가변 저항기의 제2 노드에 0V의 포스트-시냅틱 전압을 인가하여,
    상기 프리-시냅틱 뉴런으로부터 상기 컬럼 라인으로부터 상기 가변 저항기의 저항 상태에 따른 트랜지스터 전류를 상기 컬럼 라인으로 공급하여 상기 컬럼 라인으로부터 상기 포스트-시냅틱 뉴런으로 흐르는 전류를 증가시키는 것을 포함하고,
    상기 독출 전압과 상기 포스트-시냅틱 전압의 차이의 절대 값은 상기 문턱 전압보다 작고, 및
    상기 프리-시냅틱 전압과 상기 포스트-시냅틱 전압의 차이는 상기 문턱 전압보다 큰 데이터 독출 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 게이트 전극, 드레인 전극, 및 소스 전극을 가진 트랜지스터; 및
    상기 트랜지스터의 상기 소스 전극과 연결된 제1 노드 및 컬럼 라인과 연결된 제2 노드를 갖는 가변 저항기를 포함하는 시냅스로부터 데이터를 독출하는 방법에 있어서,
    게이팅 컨트롤러로부터 게이팅 라인을 통하여 상기 트랜지스터의 상기 게이트 전극에 상기 트랜지스터의 문턱 전압보다 낮은 양(+)의 독출 전압을 인가하고,
    프리-시냅틱 뉴런으로부터 로우 라인을 통하여 상기 트랜지스터의 상기 드레인 전극에 음(-)의 프리-시냅틱 전압을 인가하고, 및
    포스트-시냅틱 뉴런으로부터 상기 컬럼 라인을 통하여 상기 가변 저항기의 제2 노드에 0V의 포스트-시냅틱 전압을 인가하여,
    상기 컬럼 라인으로부터 상기 프리-시냅틱 뉴런으로 상기 가변 저항기의 저항 상태에 따른 트랜지스터 전류를 상기 프리-시냅틱 뉴런으로 공급하여 상기 컬럼 라인으로부터 상기 포스트-시냅틱 뉴런으로 흐르는 전류를 감소시키는 것을 포함하고,
    상기 독출 전압과 상기 포스트-시냅틱 전압의 차이의 절대 값은 상기 문턱 전압보다 작고, 및
    상기 프리-시냅틱 전압과 상기 포스트-시냅틱 전압의 차이는 상기 문턱 전압보다 큰 데이터 독출 방법.
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