JPH04175959A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の３値インバータが接続された内部バス
を有するデータ処理装置、特にＣＭＯＳ回路あるいはＢ
ｉＣＭＯ８回路を用いて構成されるデータ処理装置に関
する。

〔従来の技術〕

データ処理装置におけるバスの構成に関する公知例とし
ては、　Ｍａｓａｋａｚｕ　５ｈｏｊｉ、”ＣＭＯ５Ｄ
ｉｇｉｔａｌＣｉｒｃｕｉｔ　Ｔｅｃｈｎｏｌｏｇｙ″
、１９８Ｂ、Ｐｒｅｎｔｉｃｅ　Ｈａｌｌ、ｐｐ３２５
−３２７を挙げることができる。

従来、ＶＬＳＩの内部バスは、ダイナミック論理として
は第２図（ａ）に灰すようなプリチャージ回路を用いた
構成がよく用いられている。また、スタティック論理と
しては３値インバータを用いた第２図（ｂ）に示すよう
な構成が用いられてきた。さらにそれらの欠点を補い合
う回路として、第２図（ｃ）に示すような回路構成が提
案されている。

第２図（ａ）に示すダイナミック論理回路は、回路を構
成するトランジスタ数が少なく、またバスに接続されて
いるトランジスタ数が少ないことでバスの負荷容量が抑
えられる。その結果、高速な信号伝送が期待できるとい
う長所がある。しかし同時にこの回路はノイズに弱く、
また、プリチャージ期間にはデータバスの値を用いるこ
とができない（バスの全信号が１になっている）という
問題点がある。

第２図（ｂ）の回路は、ノイズに対する耐性が強く、プ
リチャージ期間がないために常にバスの値を使えるとい
う長所がある。しかしバスに接続されているトランジス
タ数が比較的多いために、バスの負荷容量は第２図（ａ
）の回路に比べて大きくなる。

第２図（ｃ）の回路は、第２図（ｂ）の回路にプリチャ
ージ回路が付加された構成である。各３値インバータも
それぞれにＰＭＯ３を持っているが、それらはバス上の
値を固定するためだけに用いられるため、そのＭＯＳサ
イズを非常に小さくできる。その結果、バスの負荷容量
は第２図（、）の回路に近いものになる。このように第
２図（ｅ）の回路は、第２図（ａ）の回路に比にでノイ
ズに強く、第２図（ｂ）の回路に比べてバスの負荷容量
が小さい、ただしプリチャージ期間があるため、常にデ
ータバスの値を用いることはできない。

〔発明が解決しようとする課題〕

以上に挙げた３つの従来回路に共通する問題がある。そ
れは制御信号のスキューが原因となって起こる貫通電流
の問題である。

スキューとは、信号線の負荷や駆動回路の差異によって
生じる、信号のタイミングのズレである。

例として、第２図（ｂ）の回路において、信号５ｅｌＢ
がスキューによって相対的に信号５ｅｌＡより早いタイ
ミングで変化した場合を考える。この動作状態を、第３
図（ａ）に示す。本来、信号Ｓｅ　ＩＡと５ｅｌＢの変
化タイミングは共にΦ１の立上りに同期しており、貫通
電流の問題は起こらないはずであった。しかしスキュー
によって信号５ｅｌＡと５ｅｌＢが共にアサート（信号
値１）されるコンフリクト期間が生じる。この期間にお
いて各トランジスタは第５図に示す動作状態になってお
り、図中に矢印で示したような経路で貫通電流と呼ばれ
る大電流が流れる。このような貫通電流は、ＶＬＳＩチ
ップの消費電力を抑えるうえで非常に大きな問題となる
。特に高速なゆえに発熱量が問題となっているＶＬＳＩ
チップの場合には重大であり、解決策を必要としていた
。

第２図（ａ）、第２図（ｃ）の回路においても同様に貫
通電流の問題が起こる。これらの回路においては、貫通
電流はプリチャージ期間に生じる。

すなわちプリチャージ用のＰＭＯ８がＯＮ状態である期
間内に、バスに接続されたＮＭＯ８がスキューによって
ＯＮ状態になることによって生じる。

貫通電流によって、ＶＬＳＩチップ全体の消費電力や発
熱量が問題になるのは、第２図（ｂ）の回路の場合と同
様である。

本発明の目的は、データバスにおける貫通電流の発生を
抑制し、消費電力や発熱量を抑えることにある。

〔課題を解決するための手段〕

貫通電流が生じる原因は、スキューによって容易にＰＭ
Ｏ３とＮＭＯ５が同時にＯＮ状態となる期間が発生する
ことにある。そこで本発明ではまず、バスを駆動する期
間を１サイクルより短くした。具体的には、第１図に示
すように、各３値インバータ１０３，１０６の制御信号
１０２，１０５にクロック信号Φ１を加え、１／２サイ
クルだけバスを駆動するようにした。これによって、Ｐ
ＭＯ５とＮＭＯ５が同時にＯＮとなる可能性は極めて低
くなる。すなわち５ｅｌＢ’信号がスキューによって相
対的に早いタイミングでアサートされても、クロック信
号Φ１がネゲート（信号値がＯ）されている期間には、
各３値イーゾバータとバスは論理的に切り離されている
。そのため貫通電流は発生しない。

さらに本発明ではクロック中１信号がネゲートされてい
る期間のノイズ対策を施している。すなわち、クロック
Φ１がネゲートされている間はバスを駆動するドライバ
が一つもないため、バスはノイズに対して弱くなってい
る。そこで、第１図に示した回路１０７，１０８，１０
９’、１１０を付加し、クロックΦｌがネゲートされて
いる間、バスの値を固定させるためのフィードバックを
かける。これによって、たとえノイズによってバスの電
圧値が変動しても、それがフィードバック用のインバー
タのスレッシュホールドを超えない限り、本来の値に復
帰できる。

以上２つの手段により、貫通電流が発生しにくく、しか
もノイズに強いデータバス回路が構成できる。しかも本
回路構成ではプリチャージ期間がないため、常にデータ
バスの値を使用することができる。唯一欠点としては、
バスに接続されるトランジスタの数が第２図（ａ）、（
ｃ）の回路に比べて多く、それゆえにこれらの回路より
はバスの負荷容量が大きいことである。しかしこの欠点
は１例えばＢｉＣＭＯ５回路のように大容量負荷を高速
に駆動できるドライバの使用によって克服できる。

〔作用〕

以上に述べたように、本発明の特徴は各３値インバータ
の駆動期間が１サイクルより短いことと、３値インバー
タがバスを駆動しない期間にバスの値を固定するための
フィードバック回路があることである。

各３値インバータがバスを駆動する期間は１サイクルよ
り短いため、スキューによって各３値インバータの制御
信号のタイミングがずれても、貫通電流は発生しにくい
。第３図（ｂ）の場合には。

期間Ｔｏ、Ｔ２．Ｔ４においてバスが駆動されている。

尚、バスの駆動回路は３値インバータでなくとも、ハイ
インピーダンス状態をとりうる駆動回路であればよい。

例えば相補型のパストランジスタ回路などを用いること
ができる。

各３値インバータがバスを駆動しない期間は、フィード
バックループ回路がバスの値を固定する。

すなわち、ノイズによってバスの値が変動してもその変
動値がフィードバック用インバータのスレッシュホール
ドを超えない限り、フィードバックによってバスの値は
元の値に向かって駆動される。

第３図（ｂ）の例においては、期間Ｔｌ、Ｔ３゜Ｔ５の
間、フィードバックループによってバス上の値の変動が
抑えられる。このフィードバックループはノイズ対策に
限定される場合、小さなサイズのＭＯＳを使用して構成
できる。また、フィードバック回路は、３値インバータ
のいずれかに付加して構成することもできる。また、フ
ィードバックループのバス駆動側のインバータのＭＯＳ
サイズを極めて小さくすれば、タイミング制御回路無し
でフィードバック回路を付加しておくことも可能である
。また同じくタイミング無しのフィードバックループを
、に１ｌｌｅｒ効果を用いた負の容量発生回路として用
いることも可能である。

〔実施例〕

以下、本発明の詳細な説明する。まず第１図を用いて本
発明の一実施例の回路構成を説明する。

第１図中のデータバス線１００には、３値インバータ１
０３と１０６が接続されている。３値インバータ１０３
は、制御信号１０２すなわち信号５ｅｌＡ’とクロック
信号゛Φ１の論理積が１（アサート）になった時に、信
号Ａすなわち１０１の値の反転値をバス１００上に出力
する。また３値インバータ１０６は、制御信号１０５す
なわち信号５ｅｌＢ’　とクロック信号Φ１の論理積が
１（アサート）になった時に、信号ＢすなわちＩＯ４の
値の反転値をバス１００上に出力する。

また更に、１個のインバータ１０７と１個の３値インバ
ータ１０９で構成されたフィードバックループがバス１
００に接続される。バス１００の値はインバータ１０７
で反転されて、信号線１０８に出力され、信号線１０８
の値は制御線１１０（クロック信号Φ２）がアサートさ
れている場合には反転されてバス１００上に出力される
。

インバータ及び３値インパーりのトランジスタレベルの
回路構成を第４図（ａ）、（ｂ）に示す。

３値インバータは、その制御信号がネゲートされている
ときは出力線と論理的に切り離されており、逆に制御線
がアサートされている時はインバータと同様に入力の反
転値を出力する。

次に、第３図（ｂ）を用いて本実施例の動作を示す。

クロック信号はΦ１．Φ２の２相ノンオーバーラツプク
ロツクである。本実施例中の全ての信号はこれらのクロ
ック信号のいずれかで同期化されている。具体的に言え
ば、バス１００の変化タイミングはΦ１の立ち上がりで
あり、信号線１０１（すなわちＡ）、信号線１０４（す
なわちＢ）。

制御信号線５ｅｌＡ’　、５ｅｌＢ’の変化タイミング
も同じくΦ１の立ち上がりである。唯一、制御信号線１
１０のみがクロック信号Φ２に同期して変化する。

時刻Ｔｏにおいては、信号線５ｅｌＡ’　と５ｅｌＢ’
が共にネゲートされているため、信号線１０２と１０５
のいずれもがネゲートされ、３値インバータ１０３と１
０６のいずれもバス１００を駆動しない、そのため、バ
ス１００はハイインピーダンス状態Ｚになる。

時刻Ｔ１においては、相変わらず３値インバータ１０３
と１０６はバス１００を駆動しないが、３値インバータ
１０９は値を出力する。このときの出力値はバス１００
の電圧値がインバータ１０７のスレッシュホールド電圧
値を超えているか否かで異なる値になる。いずれの値に
なったとしても、前フェーズ（時刻Ｔｏ）で３値インバ
ータ１０３と１０６の両方をハイインピーダンス状態に
しておいてからバス１００の値を使用することはありえ
ないので問題ない（そのような場合にはバス上の値を保
証しない）。時刻Ｔ２においては、信号Ａと５ｅｌＡ’
及びクロック信号Φ１がアサートされている。そのため
信号線１０２がアサートされ、信号線Ａの値の反転であ
る値Ｏがバス１００に出力される。その結果、バス１０
０の値は０になる。また、３値インバータ１０６及び１
０９は制御線がネゲートされているためにバス１００と
は論理的に切り離されている。

時刻Ｔ３においては、クロックΦ１がネゲートされるた
めに３値インバータ１０３と１０６はバス１００から論
理的に切り離される。またクロックΦ２がアサートされ
るため、インバータ１０７と３値インバータ１０９はフ
ィードバックループを形成し、バス１００の値の変動を
抑える働きをする。第３図（ｂ）中に示すように、信号
５ｅｌＢ　’の変化タイミングはスキューによって相対
的に早くなっているが、クロックΦ１がネゲートされて
いるために３値インバータ１０６はバス１００がら論理
的に切り離されている。クロック信号Φ１とΦ２間のス
キューは通常、特別な回路を付加して許容限度内に抑え
こまれる。それゆえ、信号５ａｌＢ’　とは異なり、ス
キューによるクロック信号のタイミングずれをデータバ
ス回路中でさらに考慮する必要はない、第６図に時刻Ｔ
３における各トランジスタの状態を示しておく。

時刻Ｔ４においては、信号５ｅｌＢ’及びクロック信号
Φ１がアサートされ、信号Ｂはネゲートされている８そ
のため信号線１０５がアサートされ、信号線ｉの値の反
転である値１がバス１００に出力され墨、その結果、バ
ス１００の値は１になる。また、３値インバータ１０３
及び１０９は制御線がネゲートされているためにバス１
００とは論理的に切り離されている。

時刻Ｔ５における動作は１時刻Ｔ３のそれと同様である
。

〔発明の効果〕

本発明によれば、ＶＬＳＩチップ内のデータバスにおい
て、スキューによって生じる貫通電流を抑えることがで
きる。これはＶＬＳＩチップ全体の消費電流・発熱量を
抑えるためにも重要である。

また本発明は、フィードバック回路を付加することによ
り、ノイズに強い回路構成となっている。

さらに本発明はスタティックな回路であるため、ダイナ
ミック回路のようにバス上の値を使用できない期間（プ
リチャージ期間）がない。そのため１サイクル全部をデ
ータ転送時間として使用でき、データ転送のタイミング
余裕１大きくできる。

以上の効果は、特に高速性を要求されるＶＬＳＩチップ
であるほど重要である。

【図面の簡単な説明】

第１図は本発明の一実施例の回路構成を示し、第２図は
従来のデータバス回路の構成を３種顕示し、第２図（ａ
）はダイナミック回路を用いたデータバスであり、第２
図（ｂ）はスタテック回路を用いたデータバスであり、
第２図（ｃ）は第２図（ａ）と第２図（ｂ）の両回路の
欠点を補いあわせた構成のデータバスであり、第３図（
ａ）は第２図（ｂ）の回路の動作例であり、第３図（ｂ
）は第１図即ち本発明の一実施例の回路の動作例であり
、第４図（ａ）、（ｂ）はそれぞれインバータと３値イ
ンバータの回路構成（トランジスタレベル）であり、第
５図は第２図（ｂ）の構成での第３図（ａ）のコンフリ
クト期間の動作状態を示し、第６図は第１図の構成での
第３図（ｂ）の期間Ｔ３の動作状態を示している。 １００・・・バス信号線、１０１．１０４．１０８・・
・３値インバータの入力信号線、１０２，１０５゜１１
０・・・３値インバータの制御信号線、１０３゜１０６
．１０９・・・３値インバータ、１０７・・・インバー
タ。 ＧＮＤ　　　　　　　　　　　　ＯＮＤＣＣ Ａ　　　　　　　　　　　　　　　Ｂ 第３図（ａ） ＝ コンフリクト期間 第３図（ｂ） る期間 第４図（ａ）　　　　　　　　　第４図（ｂ）■匡 ＮＤ

Claims (1)

1. 【特許請求の範囲】 １、複数の駆動回路が接続されたデータバスと、該デー
   タバスの値を入力とする回路を有し、かつ該駆動回路は
   該データバスに対してハイインピーダンス状態を取る機
   能を有し、かつ該駆動回路が該データバスを駆動する期
   間は１サイクルに満たず、かつ該データバスにフィード
   バック回路が接続されていることを特徴とするマイクロ
   プロセッサ。 ２、特許請求の範囲第１項において、該フィードバック
   回路は直列に接続された２個のインバータで構成される
   ことを特徴とするマイクロプロセッサ。 ３、特許請求の範囲第１項において、該フィードバック
   回路は直列に接続された１個のインバータと１個の３値
   インバータで構成されることを特徴とするマイクロプロ
   セッサ。 ４、特許請求の範囲第３項において、該３値インバータ
   の駆動期間は、該データバスに接続された該駆動回路の
   駆動期間と重ならないことを特徴とするマイクロプロセ
   ッサ。