JPH04172266A - Scan-in/out method - Google Patents
Scan-in/out methodInfo
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- JPH04172266A JPH04172266A JP2299364A JP29936490A JPH04172266A JP H04172266 A JPH04172266 A JP H04172266A JP 2299364 A JP2299364 A JP 2299364A JP 29936490 A JP29936490 A JP 29936490A JP H04172266 A JPH04172266 A JP H04172266A
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- register
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスキャンイン・アウト方式、特にスキャンイン
・アウトするレジスタ群を指定する手段を有し、この手
段によって指定されたレジスタに対して、シリアルイン
・アウト動作を行い得るようにしたスキャンイン・アウ
ト方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention has a scan-in/out method, in particular means for specifying a group of registers to be scanned in/out, and for the registers specified by this means, The present invention relates to a scan-in/out method that enables serial in-out operations.
ＬＳＩの中に組み込まれたレジスタを通常はパラレルイ
ン・アウト動作およびスキャンモード時にシリアルイン
・アウト動作できるよう構成しておくことは従来より行
われている。It has been conventional practice to configure registers built into LSIs so that they can normally perform parallel in/out operations and serial in/out operations in scan mode.
ＬＳＩで構成された処理装置のテストや診断を行う場合
には、ＬＳＩ中のレジスタがシリアルイン・アウト動作
を行うようモードを設定し、スキャンインデータ端子か
ら、レジスタに設定したい値をシリアルに入力すること
により所望のレジスタにデータをセットし、これらのレ
ジスタをノずラレルイン・アウト動作を行うようモード
を設定した後、クロックを印加して処理装置を動作させ
た後、ふたたびこれらのレジスタがシリアルイン・アウ
ト動作を行うようモードを設定した後にこれらのレジス
タの内容をスキャンアウトデータ端子から取出している
。When testing or diagnosing a processing device composed of an LSI, set the mode so that the registers in the LSI perform serial in/out operations, and serially input the value you want to set in the register from the scan-in data terminal. After setting the data to the desired registers by setting the data to the desired registers and setting the mode to perform serial in/out operations for these registers, after applying the clock and operating the processing unit, these registers are set to the serial After setting the mode to perform in/out operations, the contents of these registers are retrieved from the scan-out data terminal.
従来、この種のスキャンイン・アウト方式では、レジス
タ群を直列に一本に接続していた。Conventionally, in this type of scan-in/out method, a group of registers were connected in series.
上述した従来のスキャンイン・アウト方式では、ＬＳＩ
中の全レジスタが直列接続されており、所望のレジスタ
の内容を読み出したり、所望のレジスタに値をセットす
るために、全レジスタをシリアルイン・アウトしなくて
はならず、１回に転送するデータ量が多くなり、また、
転送に長時間を必要とするという欠点がある。In the conventional scan-in/out method described above, the LSI
All registers inside are connected in series, and in order to read the contents of a desired register or set a value to a desired register, all registers must be serially input and output, and transferred at one time. The amount of data increases, and
The disadvantage is that it takes a long time to transfer.
本発明のスキャンイン・アウト方式は、通常論理回路な
どの入出力バッファとしてパラレルイン・アウト動作を
行うレジスタをスキャンイン・アウト時にシリアルイン
・アウト動作を行うよう構成されたスキャンイン・アウ
ト方式において、スキャンパスを構成するレジスタ群を
ビット数が等しくなるように１群からＮ群のＮ個のレジ
スタ群に分割し、１≦ｎｓＮとなるｎ群のシリアルイン
端子にｎ−１群（ｎ＝１の場合はＮ群）のシリアルアウ
ト端子、ｎ群のシリアルアウト端子、ｎ＋１群（ｎ＝Ｎ
の場合は１群）のシリアルアウト端子、およびスキャン
インデータ線線の端をゲートを介して接続し、各レジス
タ群のシリアル・アウト端子をゲートを介してスキャン
アウトデータ線に接続し、上記スキャンインデータ線を
スキャンデータ線の端をスキャンデータレジスタのシリ
アルイン端子に接続し、上記スキャンインデータ線の端
をスキャンデータレジスタのシリアルアウト端子に接続
し、レジスタ群のスキャン動作モードおよびスキャンイ
ン・アウトすべきレジスタのアドレス情報をスキャンア
ドレスレジスタにセットし、当該スキャンアドレスレジ
スタの内容に従ってスキャンイン・アウト動作を行うよ
う構成されている。The scan-in-out method of the present invention is a scan-in-out method in which a register that normally performs a parallel in-out operation as an input/output buffer of a logic circuit is configured to perform a serial in-out operation at the time of scan-in/out. , divide the register group constituting the scan path into N register groups from group 1 to group N so that the number of bits is equal, and add n-1 groups (n= In the case of 1, the serial out terminal of the N group), the serial out terminal of the n group, and the serial out terminal of the n+1 group (n=N
In this case, connect the serial out terminal of the first group) and the end of the scan-in data line through the gate, connect the serial out terminal of each register group to the scan-out data line through the gate, and connect the serial out terminal of each register group to the scan-out data line through the gate. Connect the end of the scan data line to the serial in terminal of the scan data register, connect the end of the scan data line to the serial out terminal of the scan data register, and set the scan operation mode of the register group. The address information of the register to be outputted is set in the scan address register, and the scan-in/out operation is performed according to the contents of the scan address register.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
レジスタ群１０−Ａ〜１０−Ｄはパラレルイン・アウト
動作およびシリアルイン・アウト動作を行い得るもので
ある。レジスタ群１０−Ａのシリアルイン端子は選択回
路２０−Ａを介して、レジスタ群１０−ｇのシリアルア
ウトデータ線２１０、レジスタ群１０−Ａのシリアルア
ウトデータ線２００、レジスタ群１０−Ｄのシリアルア
ウトデータ線２３０およびスキャンインデータ線１００
に接続され、レジスタ群１０−Ｂのシリアルイン端子は
選択回路２０−Ｂを介してレジスタ群１〇−Ａのシリア
ルアウトデータ線２００、レジスタ群１０−Ｈのシリア
ルアウトデータ線２１０ルジスタ群１０−Ｃのシリアル
アウトデータ線２２０、およびスキャンインデータ線１
００に接続され、レジスタ群１０−Ｃのシリアルイン端
子は選択回路２０−Ｃを介してレジスタ群１０−Ｂのシ
リアルアウトデータ線２１０、レジスタ群１０−Ｃのシ
リアルアウトデータ線２２０、レジスタ群１０−Ｄのシ
リアルアウトデータ線２３０、およびスキャンインデー
タ線１００に接続され、レジスタ群１０−Ｄのシリアル
イン端子は選択回路２０−りを介してレジスタ群１０−
Ｃのシリアルアウトデータ線２２０、レジスタ群１０−
Ｄのシリアルアウトデータ線２３０−、レジスタ群１０
−Ａのシリアルアウトデータ線２００およびスキャンデ
ータ線１００に接続され、スキャンアウトデータ線１１
０は選択回路３０を介して、各レジスタ群のシリアルア
ウトデータ線２００ないし２３０に接続されている。Register groups 10-A to 10-D are capable of performing parallel in/out operations and serial in/out operations. The serial in terminal of the register group 10-A is connected via the selection circuit 20-A to the serial out data line 210 of the register group 10-g, the serial out data line 200 of the register group 10-A, and the serial in terminal of the register group 10-D. Out data line 230 and scan in data line 100
The serial in terminal of the register group 10-B is connected to the serial out data line 200 of the register group 10-A, the serial out data line 210 of the register group 10-H, and the serial in terminal of the register group 10-B through the selection circuit 20-B. C serial out data line 220 and scan in data line 1
00, and the serial in terminal of the register group 10-C is connected to the serial out data line 210 of the register group 10-B, the serial out data line 220 of the register group 10-C, and the serial out data line 220 of the register group 10-C through the selection circuit 20-C. -D is connected to the serial out data line 230 and the scan in data line 100, and the serial in terminal of the register group 10-D is connected to the register group 10-D through the selection circuit 20-.
C serial out data line 220, register group 10-
D serial out data line 230-, register group 10
-A serial out data line 200 and scan data line 100, and scan out data line 11
0 is connected to the serial out data lines 200 to 230 of each register group via the selection circuit 30.
スキャンアドレスレジスタ６０には第２図に示されてい
るようなデータがセットされる。Data as shown in FIG. 2 is set in the scan address register 60.
スキャン方向が“Ｏ″でスキャンインデータ無し指定の
場合、各レジスタのシリアルインデータ選択回路は各レ
ジスタ群自身のシリアルアウトデータ線をシリアルイン
データとして選択し、スキャン方向が“０”でスキャン
データ有りのとき、スキャンパスは１０−Ｄ→１０−Ｃ
→１０−Ｂｉ１２−Ａ→１０−Ｄの方向にスキャンパス
が接続されるよう、レジスタ群指定により指定されたレ
ジスタ群以外のレジスタ群のシリアルインデータ選択回
路はシリアルインデータを選択し、レジスタ群指定によ
り指定されたレジスタ群のシリアルインデータとしてス
キャンインデータ線１００からの信号が選択され、スキ
ャン方１ム忙ソ“１”でスキャンデータ無しのとき、ス
キャンパスは１〇−Ａ→ＩＯＢ→ｉ ｏ−ｃ→１０−Ｂ
ｉ１０−Ａの方向にスキャンパスが接続されるよう各レ
ジスタ群のシリアルインデータが選択され、スキャン方
向が“１”でスキャンインデータ有りのとき、レジスタ
群指定により指定されたレジスタ群へのシリアルインデ
ータはスキャンインデータ線１００からの信号が選択さ
れ、その他のレジスタ群はスキャンパスが１０−Ａ→１
０−Ｂｉ１２−Ｃ→１０−Ｂｉ１０−Ａの方向に接続さ
れるようシリアルインデータが選択される。When the scan direction is "O" and no scan-in data is specified, the serial-in data selection circuit of each register selects the serial-out data line of each register group as serial-in data, and when the scan direction is "0" and no scan data is specified, the serial-in data selection circuit of each register selects the serial-out data line of each register group as serial-in data. When present, the scan path is 10-D → 10-C
→10-Bi12-A→10-D, so that the scan path is connected in the direction of When the signal from the scan-in data line 100 is selected as the serial-in data of the specified register group, and the scan direction is 1 and there is no scan data, the scan path is 10-A→IOB→ i o-c→10-B
The serial in data of each register group is selected so that the scan path is connected in the direction of i10-A, and when the scan direction is "1" and there is scan in data, the serial in data to the register group specified by register group specification is selected. The signal from the scan-in data line 100 is selected as the in-data, and the scan path for the other register groups is 10-A → 1.
Serial in data is selected to be connected in the direction of 0-Bi12-C→10-Bi10-A.
また、スキャンアウトデータ選択回路３０は、スキャン
アドレスレジスタのレジスタ群指定により指定されたレ
ジスタ群のシリアルアウトデータを選択出力する。Further, the scan-out data selection circuit 30 selectively outputs the serial-out data of the register group designated by the register group designation of the scan address register.
１つのレジスタ群の値を変えないで読み出したい場合、
スキャンアドレスレジスタにスキャンインデータ無し、
スキャン方向“Ｏ″とし、目的とするレジスタ群が指定
されるようレジスタ群指定をセットした後、図示してい
ないが、レジスタ群のビット数に応じたシフトクロツタ
を発生させるシフトクロック発生回路からシフトクロッ
クを発生させ、各レジスタ群を動作させる。このとき各
レジスタ群のシリアルイン端子には、そのレジスタ群自
身のシリアルアウト出力が入力され、スキャンアウト動
作終了時には各レジスタ群の値は元に戻るようになって
いる。If you want to read the value of one register group without changing it,
No scan-in data in scan address register,
After setting the scan direction to "O" and setting the register group specification so that the target register group is specified, a shift clock is generated from a shift clock generation circuit (not shown) that generates a shift clock according to the number of bits of the register group. generates and operates each register group. At this time, the serial out output of the register group itself is input to the serial in terminal of each register group, and the values of each register group return to their original values when the scan-out operation is completed.
このときスキャンアウト端子からは目的とするレジスタ
群のシリアルアウト出力が出力される。At this time, the serial out output of the target register group is output from the scan out terminal.
１つのレジスタ群の値を読み出した後、違うデータをセ
ットしたい場合には、まず、スキャンアドレスレジスタ
にスキャンインデータ無しスキャン方向“１”とし、レ
ジスタ群指定をセットし、前記シフトクロック発生回路
によりシフトクロックを発生させ、目的のレジスタ群を
読み出す。このときレジスタ群１０−Ａ、１０−Ｂ、１
０−Ｃ。After reading the value of one register group, if you want to set different data, first set the scan address register to ``1'' with no scan-in data and the scan direction, set the register group designation, and use the shift clock generation circuit to Generate a shift clock and read the target register group. At this time, register groups 10-A, 10-B, 1
0-C.
１０−Ｄの値はそれぞれレジスタ群１０−Ｂ、１０−Ｃ
，１０−Ｄ、１０−Ａに移動している。次に、スキャン
データレジスタに目的とするレジスタ群ヘセットしたい
データをセットし、スキャンアドレスレジスタにスキャ
ンインデータ有り、スキャン方向“０”とし、目的とす
るレジスタ群の指定を入れ、前記シフトクロック発生回
路により、シフトクロックを発生させると、目的とする
レジスタ群にはスキャンインデータが、他のレジスタ群
にはスキャンイン・アウト動作する前のデータがそのま
ま残っていることになる。The values of 10-D are in register groups 10-B and 10-C, respectively.
, 10-D, and 10-A. Next, set the data to be set to the target register group in the scan data register, set the scan address register to ``0'' with scan-in data, and set the scan direction to ``0'', enter the designation of the target register group, and set the shift clock generation circuit to the scan address register. Therefore, when a shift clock is generated, the scan-in data remains in the target register group, and the data before the scan-in/out operation remains in the other register groups.
以上説明したように本発明は、スキャンイン・アウト行
う際の情報量を少なくできると共に、情報の転送時間を
短くすることができ、スキャンイン・アウトを効率的に
行うことができるという効果がある。As explained above, the present invention has the advantage of being able to reduce the amount of information when performing scan-in/out, shorten the information transfer time, and efficiently perform scan-in/out. .
第１図は本発明の一実施例のブロック図、第２図は第１
図に示すスキャンインアドレスレジスタ６０に格納する
データを示す図である。
１・・・スキャンイン・アウト対象、１０−Ａ〜１０−
Ｄ・・・ビット数が等しいレジスタ群、２０−Ａ〜２０
−Ｄ・・・シリアルインデータ選択回路、３０・・・ス
キャンアウトデータ選択回路、５０・・・スキャンデー
タレジスタ、６０・・・スキャンアドレスレジスタ、１
００・・・スキャンインデータ線、１１０・・・スキャ
ンアウトデータ線、２００〜２３０・・・シリアルアウ
トデータ線。FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
FIG. 6 is a diagram showing data stored in the scan-in address register 60 shown in the figure. 1...Scan-in/out target, 10-A to 10-
D...Register group with the same number of bits, 20-A to 20
-D...Serial in data selection circuit, 30...Scan out data selection circuit, 50...Scan data register, 60...Scan address register, 1
00...Scan-in data line, 110...Scan-out data line, 200-230...Serial-out data line.
Claims (1)
イン・アウト動作を行うレジスタをスキャンイン・アウ
ト時にシリアルイン・アウト動作を行うように構成され
たスキャンイン・アウト方式において、スキャンパスを
構成するレジスタ群をビット数が等しくなるように１群
からＮ群のＮ個のレジスタ群に分割し、１≦ｎ≦Ｎとな
るｎ群のシリアルイン端子にｎ−１群（ｎ＝１の場合は
Ｎ群）のシリアルアウト端子、ｎ＋１群（ｎ＝Ｎの場合
は１群）のシリアルアウト端子、ｎ群のシリアルアウト
端子、およびスキャンインデータ線をゲートを介して接
続し、各レジスタ群のシリアル・アウト端子をゲートを
介してスキャンアウトデータ線に接続し、上記スキャン
インデータ線の端をスキャンデータレジスタのシリアル
アウト端子に接続し、上記スキャンアウトデータ線の端
をスキャンデータレジスタのシリアルイン端子に接続し
、レジスタ群のスキャン動作モードおよびスキャンイン
・アウトすべきレジスタのアドレス情報をスキャンアド
レスレジスタにセットし、当該スキャンアドレスレジス
タの内容に従ってスキャンイン・アウト動作を行うよう
構成されたことを特徴とするスキャンイン・アウト方式
。A group of registers that constitute a scan path in the scan-in-out method, in which registers that normally perform parallel in-out operations as input/output buffers for logic circuits, etc., are configured to perform serial in-out operations during scan-in/out. is divided into N register groups from group 1 to group N so that the number of bits is equal, and the serial input terminal of group n is connected to the serial input terminal of group n where 1≦n≦N. ), the serial out terminals of the n+1 group (or group 1 if n=N), the serial out terminals of the n group, and the scan-in data line are connected through gates, and the serial out terminals of each register group are Connect the terminal to the scan-out data line through the gate, connect the end of the above-mentioned scan-in data line to the serial-out terminal of the scan data register, and connect the end of the above-mentioned scan-out data line to the serial-in terminal of the scan data register. The scan operation mode of the register group and the address information of the register to be scanned in/out are set in the scan address register, and the scan in/out operation is performed according to the contents of the scan address register. Scan-in/out method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2299364A JPH04172266A (en) | 1990-11-05 | 1990-11-05 | Scan-in/out method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2299364A JPH04172266A (en) | 1990-11-05 | 1990-11-05 | Scan-in/out method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04172266A true JPH04172266A (en) | 1992-06-19 |
Family
ID=17871603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2299364A Pending JPH04172266A (en) | 1990-11-05 | 1990-11-05 | Scan-in/out method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04172266A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6415404B1 (en) | 1998-09-10 | 2002-07-02 | Nec Corporation | Method of an apparatus for designing test facile semiconductor integrated circuit |
-
1990
- 1990-11-05 JP JP2299364A patent/JPH04172266A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6415404B1 (en) | 1998-09-10 | 2002-07-02 | Nec Corporation | Method of an apparatus for designing test facile semiconductor integrated circuit |
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