JPH04169982A - Microcomputer - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに関し、特ニ複数の周辺
装置と複数の入出力端子（以下入出力ポートと記す）を
持つマイクロコンピュータに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a microcomputer, and particularly to a microcomputer having a plurality of peripheral devices and a plurality of input/output terminals (hereinafter referred to as input/output ports).
従来のマイクロコンピュータを使用したプリント基板に
ついて、第４図を用いて説明する。第４図に示すプリン
ト基板４０１は、マイクロコンピュータ本体４０２．入
出カバ、ノア４０フ、バツフア４０８を含んで構成して
いる。尚、マイクロコンピュータ本体４０２は周辺処理
装置として第１のタイマ４０３．第２のタイマ４０４．
シリアルインタフェース４０５１割り込みコントローラ
４０８を含んでおり、第１のタイマ４０３内の出力ポー
トは信号線群４０９でプリント基板４０１の外部端子群
４１７に接続し、第２のタイマ４゜４内の出力ポートは
信号線群４１０でプリント基板４０１の外部端子群４１
５に接続し、シリアルインターフェース４０５内の入出
力ポートは、信号線群４１１で人出力バッファ４０７に
接続し、割り込みコントローラ４０６内の入力ポートは
、信号線群４１２でバッファ４０８に接続し、人出カバ
ッファ４０７は信号線群４１３でプリント基板４０１の
外部端子群４１８に接続し、バッファ４０８は信号線群
４１４でプリント基板４０１の外部端子群４１６に接続
している。A printed circuit board using a conventional microcomputer will be explained with reference to FIG. A printed circuit board 401 shown in FIG. 4 is connected to a microcomputer main body 402. It is composed of an input/output cover, a Noah 40, and a buffer 408. Note that the microcomputer main body 402 has a first timer 403. as a peripheral processing device. Second timer 404.
The serial interface 4051 includes an interrupt controller 408, the output port of the first timer 403 is connected to the external terminal group 417 of the printed circuit board 401 through the signal line group 409, and the output port of the second timer 403 is connected to the external terminal group 417 of the printed circuit board 401. External terminal group 41 of printed circuit board 401 with signal line group 410
5, the input/output port in the serial interface 405 is connected to the output buffer 407 via a signal line group 411, and the input port in the interrupt controller 406 is connected to the buffer 408 via a signal line group 412, The buffer 407 is connected to an external terminal group 418 of the printed circuit board 401 through a signal line group 413, and the buffer 408 is connected to an external terminal group 416 of the printed circuit board 401 through a signal line group 414.
尚、プリント基板４０１の外部端子群４１５゜４１６．
４１７，４１８は、直接プリント基板４０１の外部と結
線している端子群である。このプリント基板４０１は、
外部のシステムと接続するためプリント基板上の信号線
群４０９及び４１４を、第４図のように引き回して結線
している。Note that the external terminal groups 415, 416. of the printed circuit board 401.
417 and 418 are a group of terminals that are directly connected to the outside of the printed circuit board 401. This printed circuit board 401 is
In order to connect to an external system, signal line groups 409 and 414 on the printed circuit board are routed and connected as shown in FIG.
前述したマイクロコンピュータ本体を使用した構成で、
プリント基板４０１を製作する際、ある周辺装置の入出
力ポートはマイクロコンピュータ本体４０２のパッケー
ジの特定の１片にあるので、プリント配線はマイクロコ
ンピュータ本体４０２の端子配置に合わせて製作しなけ
ればならず、自由なレイアウトをとるわけにいかない。The configuration uses the microcomputer body mentioned above,
When manufacturing the printed circuit board 401, the input/output ports of certain peripheral devices are located on a specific piece of the package of the microcomputer main body 402, so the printed wiring must be manufactured in accordance with the terminal arrangement of the microcomputer main body 402. , it is not possible to have a free layout.
例えば第４図で、第１のタイマ４０３はマイクロコンピ
ュータ本体４０２の図中右側のピンより出力されるが、
その出力信号群４０９はプリント基板の図中左側の外部
端子群４１７に接続するので、プリント基板４０１上の
配線が長くなっている。For example, in FIG. 4, the first timer 403 is output from the pin on the right side of the figure of the microcomputer main body 402.
Since the output signal group 409 is connected to the external terminal group 417 on the left side of the printed circuit board in the figure, the wiring on the printed circuit board 401 is long.
従って、長い配線による寄生容量が付くので、動作スピ
ードの制約を受けるうえ、マイクロコンピュータの出力
信号の波形は鈍り、誤動作の原因となる。それに加えて
、プリントＭ板４０１上の配線領域が大きくなり、プリ
ント基板４０１を小さく設計することができず、コスト
が萬くなる。また多層基板を使用してプリント基板４０
１を小さくすることはできるが、多層基板は価格が高い
ので、コストが高くなることに変わりはない。Therefore, since parasitic capacitance is added due to the long wiring, the operating speed is restricted, and the waveform of the output signal of the microcomputer becomes dull, causing malfunction. In addition, the wiring area on the printed M-board 401 becomes large, making it impossible to design the printed circuit board 401 small and increasing costs. In addition, a printed circuit board 40 using a multilayer board
1 can be made smaller, but since multilayer substrates are expensive, the cost will still be high.
本発明の目的は、前記欠点を解決し、多層基板を使用せ
ず、安価に製造できるようにしたマイクロコンピュータ
を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a microcomputer that solves the above-mentioned drawbacks and can be manufactured at low cost without using a multilayer board.
本発明の構成は、中央処理装置と、複数の周辺処理装置
と、前記周辺処理装置に対して入出力動作を行う複数の
入出力端子とを備えたマイクロフンピユータにおいて、
前記周辺処理装置と前記入出力端子との接続を切り替え
る入出力切り替え手段と、前記周辺処理装置と前記入出
力端子との接続を指定する指定手段とを備え、前記指定
手段により前記入出力切り替え手段を制御して、選択的
に前記周辺処理装置と前記入出力端子とを接続するよう
にしたことを特徴とする。The configuration of the present invention provides a microcomputer equipped with a central processing unit, a plurality of peripheral processing devices, and a plurality of input/output terminals that perform input/output operations to the peripheral processing devices.
an input/output switching means for switching a connection between the peripheral processing device and the input/output terminal; and a specifying means for specifying a connection between the peripheral processing device and the input/output terminal; The peripheral processing device is controlled to selectively connect the peripheral processing device and the input/output terminal.
次に図面を参照しながら本発明を説明する。 Next, the present invention will be explained with reference to the drawings.
第１図、第２図はそれぞれ本発明の第１の実施例のマイ
クロコンピュータのブロック図、その部分を示す回路図
である。1 and 2 are a block diagram of a microcomputer according to a first embodiment of the present invention and a circuit diagram showing its parts, respectively.
第１図において、本発明の第１の実施例では、８ビツト
のマイクロコンピュータについて示した。In FIG. 1, an 8-bit microcomputer is shown in the first embodiment of the present invention.
第１図において、本実施例のマイクロコンピュータは、
中央処理装置（ＣＰＵ）１０１．周辺処理装置１０２，
１０３．入出力ポート１０４，１０５．１０６．入出力
セレクタ１０７．ＣＰＵｌ０１と周辺処理装置１０２．
１０３及び入出力ポ−ト１０６とを互いに接続する内部
バス１０８゜周辺処理装置１０２と入出力セレクタ１０
７を接続するバス１０９．バス１０９と同様に周辺処理
装置１０３と入出力セレクタ１０７を接続するバス１１
０．入出力セレクタ１０７と入出力ポート１０４を接続
するバス１１１．バス１１１と同様に入出力セレクタ１
０７と入出力ポート１０５を接続するバス１１２．入出
力ポート１０４，１０５．１０６のそれぞれの入出力端
子である１１３．１１４，１１５を含んで、構成してい
る。In FIG. 1, the microcomputer of this embodiment is
Central processing unit (CPU) 101. Peripheral processing device 102,
103. Input/output ports 104, 105.106. Input/output selector 107. CPU101 and peripheral processing device 102.
103 and the input/output port 106, an internal bus 108° peripheral processing device 102 and the input/output selector 10
bus 109.7 connecting A bus 11 that connects the peripheral processing device 103 and the input/output selector 107 similarly to the bus 109
0. A bus 111 connecting the input/output selector 107 and the input/output port 104. Input/output selector 1 similar to bus 111
07 and the input/output port 105. The configuration includes input/output terminals 113, 114, and 115 of input/output ports 104, 105, and 106, respectively.
次に第２図について説明する。Next, FIG. 2 will be explained.
第２図は第１図のマイクロコンピュータ内にある入出力
セレクタ１０７の詳細な回路図で、２個の周辺処理装置
１０２，１０３と２個の入出カポ−）１０４，１０５と
を接続し切り替え可能な入出力セレクタである。この入
出力セレクタ１０７は、周辺処理装置と入出力ポートの
接続関係を記憶する入出力レジスタ２０１，２０２．ゲ
ートの入力が論理値“１”の時開き、ゲート入力レベル
が論理値“０”の時閉じるトランスファゲート２０３．
２０４，２０５，２０６．周辺処理装置に接続する８ビ
ツト幅のバス１０９，１１０． 入出力ポートに接続す
る８ビツト幅のバス１１１゜１１２を含んで構成してい
る。FIG. 2 is a detailed circuit diagram of the input/output selector 107 in the microcomputer shown in FIG. 1, which can connect and switch two peripheral processing units 102, 103 and two input/output capacitors 104, 105. It is an input/output selector. The input/output selector 107 includes input/output registers 201, 202, . Transfer gate 203.Opens when the gate input level is a logic value "1" and closes when the gate input level is a logic value "0".
204, 205, 206. 8-bit wide buses 109, 110 . connected to peripheral processing units; It is configured to include 8-bit wide buses 111 and 112 connected to input/output ports.
尚、入出力レジスタ２０１の内部は、電源端子とＧＮＤ
端子とを配線により切り替えるスイッチ２１０、スイッ
チ２１０の出力信号２０８．信号２０８を入力とするイ
ンバータ２０７．インバータ２０７の出力信号２０９を
含んで構成している。Note that the inside of the input/output register 201 is connected to the power supply terminal and GND.
A switch 210 that switches between the terminal and the output signal 208 . Inverter 207 .with signal 208 as input. It is configured to include an output signal 209 of an inverter 207.
尚スイッチ２１０は、マイクロコンピュータを製造する
時点で、使用目的に合わせて切り替えるが、本実施例で
はスイッチ２１０でＧＮＤレベルを選択し、信号２０８
を論理値“′０”に、信号２０９を論理値“１”にして
いる。また入出力レジスタ２０２も同様構成であり、そ
の出力信号２１２及び２１１はある固定のレベルを出力
している。The switch 210 is switched depending on the purpose of use at the time of manufacturing the microcomputer, but in this embodiment, the switch 210 selects the GND level and the signal 208
is set to the logical value "'0", and the signal 209 is set to the logical value "1". The input/output register 202 also has a similar configuration, and its output signals 212 and 211 output a certain fixed level.
次に第１図と第２図を用いて本実施例のマイクロコンピ
ュータで、周辺処理装置１０２と入出力ポート１０５と
を接続し、周辺処理装置１０３と入出力ポート１０４と
を接続する方法について述べる。Next, a method for connecting the peripheral processing device 102 and the input/output port 105 and connecting the peripheral processing device 103 and the input/output port 104 in the microcomputer of this embodiment will be described using FIGS. 1 and 2. .
第２図で、入出力レジスタ２０１の出力信号２０９を論
理値“１”、出力信号２０８の論理値“０”とし、入出
力レジスタ２０２の出力信号２１２を論理値“０”、出
力信号２１１の論理値“１パとする。今、トランスファ
ゲート２０４はゲートの入力である信号２０９が論理値
“１”であるので開いており、トランスファゲート２０
３はゲートの入力である信号２０８が論理値“Ｏ”であ
るので閉じている。よってバス１１１はバス１１０と接
続している。またトランスファゲート２０６はゲートの
入力である信号２１２が論理値“０”で閉じており、ト
ランスファゲート２０５はゲートの入力である信号２１
１が論理値“１”であるので開いている。従って、バス
１１２は入出力セレクタ１０７を介して、バス１０９に
接続している。In FIG. 2, the output signal 209 of the input/output register 201 is set to a logic value "1", the output signal 208 is set to a logic value "0", the output signal 212 of the input/output register 202 is set to a logic value "0", and the output signal 211 is set to a logic value "0". Assume that the logic value is "1".Currently, the transfer gate 204 is open because the signal 209, which is the input of the gate, is the logic value "1", and the transfer gate 204 is open.
3 is closed because the signal 208, which is the input to the gate, has a logic value of "O". Therefore, bus 111 is connected to bus 110. Further, the transfer gate 206 is closed when the signal 212, which is the input of the gate, has a logical value of "0", and the transfer gate 205 is closed with the signal 212, which is the input of the gate.
Since 1 is the logical value "1", it is open. Therefore, bus 112 is connected to bus 109 via input/output selector 107.
第１図に於いて、第２図で説明したように、バス１０９
はバス１１２と接続している、またバス１１１は入出力
セレクタ１０７を介してバス１１０に接続している。In Figure 1, as explained in Figure 2, the bus 109
is connected to bus 112, and bus 111 is connected to bus 110 via input/output selector 107.
以上のことがら、周辺処理装置１０２は入出力ポート１
０５に、周辺処理装置１０３は入出力ポート１０４に接
続しており、周辺処理装置１０３は入出力ポート１０４
に接続していることになる。また入出力セレクタ１０７
内の入出力レジスタ２０１のスイッチ２１０を電源側に
接続し、信号２０８を論理値“１”とし、信号２０９を
論理値“０”とすることで、バス１０９とバス１１１と
を接続することができる。同様に、入出力レジスタ２０
２の出力信号２１２を論理値“１”とし、信号２１１を
論理値“Ｏ”とすることで、バス１１０とバス１１２と
を接続することができる。Based on the above, the peripheral processing device 102 has input/output port 1.
05, the peripheral processing device 103 is connected to the input/output port 104;
It means that it is connected to. In addition, the input/output selector 107
The bus 109 and bus 111 can be connected by connecting the switch 210 of the input/output register 201 in the bus to the power supply side, and setting the signal 208 to the logical value "1" and the signal 209 to the logical value "0". can. Similarly, input/output register 20
The bus 110 and the bus 112 can be connected by setting the output signal 212 of No. 2 to the logical value "1" and the signal 211 to the logical value "O".
第３図は第１図の入出力セレクタ１０７の第２の実施例
の詳細を示す回路図である。FIG. 3 is a circuit diagram showing details of a second embodiment of the input/output selector 107 of FIG. 1.
第３図において、入出力セレクタ以外は第１の実施例と
同一である。In FIG. 3, everything other than the input/output selector is the same as the first embodiment.
第３図の入出力セレクタは、第２図と同様に、２個の周
辺処理装置と２個の入出力ポートを接続し切り替え可能
な入出力セレクタである。この入出力セレクタは、内部
バス３０１１周辺処理装置と入出力ポートの一接続関係
を記憶する４ビツトの入出力レジスタ３０２．ゲートの
入力か論理値“１”′の時開き、ゲート入力レベルが論
理値“０”の時閉じるトランスファゲート３０３，３０
４．３０５，３０６，３１２．周辺処理装置に接続する
８ビツト幅のバス３０７（第１図のバス１０９と対応す
る）、３０８（第１図のバス１１０と対応する）、入出
力ポートに接続する８ビツト幅のバス３０９（第１図の
バス１１１と対応する）、３１０（第１図のバス１１２
と対応する）、入出力レジスタ３０２の入力で、入出力
レジスタの内容を書き換える時論理値“１”となる信号
３１１．インバータ３１３，３１４を含んで構成してい
る。The input/output selector in FIG. 3 is an input/output selector that connects two peripheral processing devices and two input/output ports and can switch them, as in FIG. 2. This input/output selector is a 4-bit input/output register 302. which stores the connection relationship between the internal bus 3011 peripheral processing device and the input/output ports. Transfer gates 303, 30 open when the gate input level is a logic value “1” and close when the gate input level is a logic value “0”.
4.305,306,312. 8-bit wide buses 307 (corresponding to bus 109 in FIG. 1) and 308 (corresponding to bus 110 in FIG. 1) connecting to peripheral processing units; and 8-bit wide bus 309 (corresponding to bus 110 in FIG. 1) connecting to input/output ports. 310 (corresponding to bus 111 in FIG. 1), 310 (corresponding to bus 112 in FIG.
), a signal 311. which becomes a logical value "1" when the contents of the input/output register are rewritten at the input of the input/output register 302. It is configured to include inverters 313 and 314.
第２の実施例では、周辺処理ｇ置と入出力ポートの接続
を使用者がプログラムで変更できるようにするため、入
出力レジスタを書き込み可能なように構成した。入出力
レジスタ３０２にデータを書き込む時には、信号３１１
を論理値“１”とし、トランスファゲート３１２を開き
、内部バス上のデータ４ビツトを読み込み保持するとと
もに、次段のトランスファゲート３０３，３０４゜３０
５．３０６の各ゲートへデータを入力する。In the second embodiment, the input/output registers are configured to be writable so that the connection between the peripheral processing location and the input/output ports can be changed by a program by the user. When writing data to the input/output register 302, the signal 311
is set to the logical value "1", the transfer gate 312 is opened, 4 bits of data on the internal bus are read and held, and the transfer gates 303 and 304 of the next stage are
5. Input data to each gate of 306.
尚、インバータ３１３は保持のためのもので、駆動能力
は小さく、トランスファゲートの出力とデータが競合し
てもトランスファゲートの出力が勝つようになっている
。Note that the inverter 313 is for holding, has a small driving capacity, and is designed so that even if there is a conflict between the output of the transfer gate and data, the output of the transfer gate wins.
以上説明したように本発明は、マイクロコンピュータ内
に入出力セレクタを設けて、周辺処理装置と入出力ボー
トとの接続を変更可能にしているから、特にユーザが望
むＬＳＩパッケージの１片より所定の出力を得る事がで
き、特にプリント基板の設計の自由度が増し、このこと
からプリント基板上の配線を短くすることができ、余分
な寄生容量で動作スピードに制約を受けたり、波形が鈍
ることがなくなるという効果があり、またプリント基板
をコンパクトに設計できるので、プリント基板のコスト
を下げることができるという効果がある。As explained above, in the present invention, an input/output selector is provided in the microcomputer and the connection between the peripheral processing device and the input/output board can be changed. Output can be obtained, which increases the degree of freedom in designing the printed circuit board.This allows the wiring on the printed circuit board to be shortened, and avoids restrictions on operating speed or dull waveforms due to extra parasitic capacitance. This has the effect of eliminating the problem, and since the printed circuit board can be designed compactly, the cost of the printed circuit board can be reduced.
尚本実施例は、８ビツトのマイクロコンピュータについ
て述べたが、８ビツト以外のビット幅でも構わない。ま
た本実施例は、２個の周辺処理装置と２個の入出力ボー
トを切り替え接続する構成について述へたが、２個以上
の周辺処理装置と入出力ボートがある場合も実現可能で
ある。また入出力セレクタの入出力レジスタの構成につ
いて、第２図、第３図で２例述べたが、所定のレベル即
ち論理値“１″、論理値″Ｏ”のレベルが得られるなら
ば他の構成でも構わない。Although this embodiment has been described with respect to an 8-bit microcomputer, bit widths other than 8 bits may be used. Furthermore, although this embodiment has described a configuration in which two peripheral processing units and two input/output boats are switched and connected, it is also possible to implement a configuration in which there are two or more peripheral processing units and input/output boats. In addition, two examples of the structure of the input/output register of the input/output selector were described in FIGS. It doesn't matter what the configuration is.
第１図は本発明の第１の実施例のマイクロコンピュータ
を示すブロック図、第２図は第１図のマイクロコンピュ
ータ内にある入出力セレクタを示す回路図、第３図は本
発明の第２の実施例のマイクロコンピュータを示す回路
図、第４図は従来のマイクロコンピュータのブロック図
である。
１０１・ＣＰＵ（中央処理装置）、１０２゜１１０３−
１辺処理装置、１０４，１０５，１０６・・・入出力ボ
ート、１０７・・・入出力セレクタ、１０８．３０１・
・・内部バス、１０９，１１０・・・周辺処理ｉｔと入
出力セレクタを接続するバス、１１１．１１２・・・入
出力セレクタと入出力ポートを接続するバス、１１３，
１１４，１１５・・・入出力ポートの外部接続端子、２
０１，２０２，３０２・・・入出力レジスタ、２０３，
２０４，２０５，２０６．３０３，３０４，３０５，３
０６，３０８・・・トランスファゲート、２０７，３０
９，３１０・・・インバータ、２０８，２０９，２１１
，２１２゜３１１．３１２，３１３，３１４・・・入出
力レジスタの出力信号、２１ｏ・・・スイッチ、３０７
・・・入出力レジスタ書き込み許可信号。FIG. 1 is a block diagram showing a microcomputer according to a first embodiment of the present invention, FIG. 2 is a circuit diagram showing an input/output selector in the microcomputer shown in FIG. 1, and FIG. FIG. 4 is a block diagram of a conventional microcomputer. 101・CPU (Central Processing Unit), 102゜1103-
Single side processing device, 104, 105, 106... Input/output boat, 107... Input/output selector, 108.301.
...Internal bus, 109,110...Bus connecting peripheral processing IT and input/output selector, 111.112...Bus connecting input/output selector and input/output port, 113,
114, 115... External connection terminal of input/output port, 2
01, 202, 302... Input/output register, 203,
204,205,206.303,304,305,3
06,308...Transfer gate, 207,30
9,310...Inverter, 208,209,211
,212゜311.312,313,314...Output signal of input/output register, 21o...Switch, 307
...I/O register write enable signal.
Claims (1)
装置に対して入出力動作を行う複数の入出力端子とを備
えたマイクロコンピュータにおいて、前記周辺処理装置
と前記入出力端子との接続を切り替える入出力切り替え
手段と、前記周辺処理装置と前記入出力端子との接続を
指定する指定手段とを備え、前記指定手段により前記入
出力切り替え手段を制御して、選択的に前記周辺処理装
置と前記入出力端子とを接続するようにしたことを特徴
とするマイクロコンピュータ。In a microcomputer equipped with a central processing unit, a plurality of peripheral processing units, and a plurality of input/output terminals that perform input/output operations to the peripheral processing units, a connection between the peripheral processing units and the input/output terminals is provided. an input/output switching means for switching, and a specifying means for specifying a connection between the peripheral processing device and the input/output terminal, and the specifying means controls the input/output switching means to selectively connect the peripheral processing device to the input/output terminal. A microcomputer characterized in that the input/output terminal is connected to the input/output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297409A JPH04169982A (en) | 1990-11-02 | 1990-11-02 | Microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297409A JPH04169982A (en) | 1990-11-02 | 1990-11-02 | Microcomputer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04169982A true JPH04169982A (en) | 1992-06-17 |
Family
ID=17846133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297409A Pending JPH04169982A (en) | 1990-11-02 | 1990-11-02 | Microcomputer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04169982A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006109368A1 (en) * | 2005-04-05 | 2006-10-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
-
1990
- 1990-11-02 JP JP2297409A patent/JPH04169982A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006109368A1 (en) * | 2005-04-05 | 2006-10-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
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