JPH04168687A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04168687A JPH04168687A JP2292210A JP29221090A JPH04168687A JP H04168687 A JPH04168687 A JP H04168687A JP 2292210 A JP2292210 A JP 2292210A JP 29221090 A JP29221090 A JP 29221090A JP H04168687 A JPH04168687 A JP H04168687A
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- bit lines
- adjacent
- bit line
- semiconductor memory
- memory device
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- 238000010168 coupling process Methods 0.000 abstract description 44
- 238000005859 coupling reaction Methods 0.000 abstract description 44
- 230000008878 coupling Effects 0.000 abstract description 32
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明はダイミツクランダムアクセスメモリ（Ｄｙｎ
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
；以下ＤＲＡＭという）装置に関し、特にチップの面
積を大きく増加させないでビットライン間のカップリン
グノイズ（Ｃｏｕｐｌｆｎｇ Ｎｏ１ｓｅ）を最小化す
ることのできるＤＲＡＭ装置に関するものである。
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
；以下ＤＲＡＭという）装置に関し、特にチップの面
積を大きく増加させないでビットライン間のカップリン
グノイズ（Ｃｏｕｐｌｆｎｇ Ｎｏ１ｓｅ）を最小化す
ることのできるＤＲＡＭ装置に関するものである。
一般に、ＤＲＡＭは一つのトランジスタと一つのキャパ
シタとに構成され、各々のビットライン（Ｂｉｔ Ｌｉ
ｎｅ）とワードライン（Ｗｏｒｄ Ｌｉｎｅ）との間に
接続されたメモリセルが行と列のマトリクス（Ｍａｔｒ
ｌｘ）形式として配列されている。また上記ビットライ
ンは互いに平行であると共に長さが同じく、各々の双な
どがフリップフロップセンスアンプ（Ｓｅｎｓｅ Ａｓ
ｐｌｉｒｉｅｒ）に接続されている。
シタとに構成され、各々のビットライン（Ｂｉｔ Ｌｉ
ｎｅ）とワードライン（Ｗｏｒｄ Ｌｉｎｅ）との間に
接続されたメモリセルが行と列のマトリクス（Ｍａｔｒ
ｌｘ）形式として配列されている。また上記ビットライ
ンは互いに平行であると共に長さが同じく、各々の双な
どがフリップフロップセンスアンプ（Ｓｅｎｓｅ Ａｓ
ｐｌｉｒｉｅｒ）に接続されている。
一方、漸次にＤＲＡＭセルが高密度化になることによっ
て、これに必要なデザインルール（Ｄｅｓｉｇｎ ｒｕ
ｌｅ）がもっと微細化されている。従って、ビットライ
ンの間の間隔は漸次に挾うようになってメモリセルのス
トーリージキャパシタ（ＳｔｏｒａｇｅＣａｐａｃｉ
ｔｏｒ）が小さくなる。その結果、メモリセルのアクセ
スと次にこのメモリセルが接続されたビットラインに対
応するセンスアンプが動作する時、上記ビットラインと
の上下に位置したビットラインとの相互のカップリング
キャパシタンス（Ｍｕｔｕａｔ Ｃｏｕｐｌｉｎｇ Ｃ
ａｐａｃｉｔａｎｃｅ）の影響によって上記センスアン
プが誤動作を発生するようになる。
て、これに必要なデザインルール（Ｄｅｓｉｇｎ ｒｕ
ｌｅ）がもっと微細化されている。従って、ビットライ
ンの間の間隔は漸次に挾うようになってメモリセルのス
トーリージキャパシタ（ＳｔｏｒａｇｅＣａｐａｃｉ
ｔｏｒ）が小さくなる。その結果、メモリセルのアクセ
スと次にこのメモリセルが接続されたビットラインに対
応するセンスアンプが動作する時、上記ビットラインと
の上下に位置したビットラインとの相互のカップリング
キャパシタンス（Ｍｕｔｕａｔ Ｃｏｕｐｌｉｎｇ Ｃ
ａｐａｃｉｔａｎｃｅ）の影響によって上記センスアン
プが誤動作を発生するようになる。
第１図は従来の折返しビットライン（Ｆｏｌｄｅｄ Ｂ
ｉｔ Ｌｉｎｅ）方式の回路位置を示している。図にお
いて、ビットラインＢ。−Ｂ２及びＦｒｏ 〜ＦｆＴ
とワードラインＷ１及びＷ２との交差点には、メモリセ
ルＭ Ｃ＋ｏ−Ｍ Ｃ＋２及びＭ Ｃ２０−Ｍ Ｃ２□
が接続されていて、ビットライン双Ｂ。及び［、Ｂ 、
及び［とＢ２及びＬの一端はセンスアンプ５Ａｏ−８Ａ
２に接続されている。メモリセルＭＣ１゜〜ＭＣ０２及
びＭＣ２，−ＭＣ２２の各々はＭＯＳｌ−ランジスタＭ
とこのＭＯＳ）ランジスタのドレイン−ソース通路と直
列で接続されたストーリージキャパシタＣを備えている
。
ｉｔ Ｌｉｎｅ）方式の回路位置を示している。図にお
いて、ビットラインＢ。−Ｂ２及びＦｒｏ 〜ＦｆＴ
とワードラインＷ１及びＷ２との交差点には、メモリセ
ルＭ Ｃ＋ｏ−Ｍ Ｃ＋２及びＭ Ｃ２０−Ｍ Ｃ２□
が接続されていて、ビットライン双Ｂ。及び［、Ｂ 、
及び［とＢ２及びＬの一端はセンスアンプ５Ａｏ−８Ａ
２に接続されている。メモリセルＭＣ１゜〜ＭＣ０２及
びＭＣ２，−ＭＣ２２の各々はＭＯＳｌ−ランジスタＭ
とこのＭＯＳ）ランジスタのドレイン−ソース通路と直
列で接続されたストーリージキャパシタＣを備えている
。
上記ＭＯ８Ｉ−ランジスタのドレインは各々のビットラ
イン８０〜Ｂ２及びＥ〜しに接続されメモリセルＭＣ，
。〜ＭＣ，２及びＭ Ｃ２０−Ｍ Ｃ２２のＭＯＳ）ラ
ンジスタの各々のゲートはワードラインＷ、とＷ２に接
続されていて、ストーリージキャパシタの他端は所定電
圧Ｖｐと連結されている。
イン８０〜Ｂ２及びＥ〜しに接続されメモリセルＭＣ，
。〜ＭＣ，２及びＭ Ｃ２０−Ｍ Ｃ２２のＭＯＳ）ラ
ンジスタの各々のゲートはワードラインＷ、とＷ２に接
続されていて、ストーリージキャパシタの他端は所定電
圧Ｖｐと連結されている。
例えば、ビットラインと基板との間のキャパシタンスを
ＣＢ５５隣接ビットライン間のカップリングキャパシタ
ンスを０８８％メモリセルのストーリージキャパシタン
スを０５と仮定すると、いまワードラインＷＩに印加さ
れる信号によってメモリセルＭＣ，。〜ＭＣ，２が選択
されるとこのメモリセルＭ Ｃ１ｏ−Ｍ ＣＩ ２内の
各々のストーリージキャパシタに蓄積された電荷が対応
するＭＯＳ）ランジスタを通って各ビットラインＢ。〜
Ｂ２に伝達される。
ＣＢ５５隣接ビットライン間のカップリングキャパシタ
ンスを０８８％メモリセルのストーリージキャパシタン
スを０５と仮定すると、いまワードラインＷＩに印加さ
れる信号によってメモリセルＭＣ，。〜ＭＣ，２が選択
されるとこのメモリセルＭ Ｃ１ｏ−Ｍ ＣＩ ２内の
各々のストーリージキャパシタに蓄積された電荷が対応
するＭＯＳ）ランジスタを通って各ビットラインＢ。〜
Ｂ２に伝達される。
従って、上記各ビットラインＢ。−８２の各々の電圧は
他のビットラインＢ。−Ｂ２の各々の重加又は減少する
。ここで、ｖｓはストーリージキャパシタの電圧であり
、ＶＢＬはメモリセルの選択する前のビットラインの電
圧である。
他のビットラインＢ。−Ｂ２の各々の重加又は減少する
。ここで、ｖｓはストーリージキャパシタの電圧であり
、ＶＢＬはメモリセルの選択する前のビットラインの電
圧である。
上記メモリセルＭＣ，。〜Ｍ Ｃ＋ ２によってビット
ラインＢ。−Ｂ２が他のビットライン〔〜Ｌに比して相
対的に△Ｖ５だけ高い電圧を持つ場合、センスアンプＳ
Ａｏ〜ＳＡ２は活性化されて△Ｖ５だけ低い電圧を持つ
ビットラインＦ−Ｌの電圧を下降させる。
ラインＢ。−Ｂ２が他のビットライン〔〜Ｌに比して相
対的に△Ｖ５だけ高い電圧を持つ場合、センスアンプＳ
Ａｏ〜ＳＡ２は活性化されて△Ｖ５だけ低い電圧を持つ
ビットラインＦ−Ｌの電圧を下降させる。
この時、ビットラインＢ１は隣接したビットラインＢ。
及びＢ、の電圧が下降することによって、カップリング
キャパシタンスＣＢＢの影響に電圧が下降するようにな
る。このような影響はメモリの密度が高めることによっ
てビットライン８０〜Ｂ２及びロー５相互間の間隔が挾
くなるので、メモリセルＭ Ｃ＋ ｏ 〜Ｍ ＣＩ ２
及びＭ Ｃ２０−Ｍ Ｃ２２の容量が小さくなってもっ
と深刻化するようになる。
キャパシタンスＣＢＢの影響に電圧が下降するようにな
る。このような影響はメモリの密度が高めることによっ
てビットライン８０〜Ｂ２及びロー５相互間の間隔が挾
くなるので、メモリセルＭ Ｃ＋ ｏ 〜Ｍ ＣＩ ２
及びＭ Ｃ２０−Ｍ Ｃ２２の容量が小さくなってもっ
と深刻化するようになる。
即ち、ビットラインＢ。−Ｂ２及びＢ。−Ｂ２の間にて
カップリングノイズが存在する程度を示すカップリング
比（Ｃｏｕｐｌｉｎｇ ｒａｔｉｏ）をαと仮定すると
、このαは次の通り表示される。
カップリングノイズが存在する程度を示すカップリング
比（Ｃｏｕｐｌｉｎｇ ｒａｔｉｏ）をαと仮定すると
、このαは次の通り表示される。
しＳ＋Ｕ Ｂ５＋’ｌ Ｕ ＢＢ
上記式にて、ビットラインＢｏ＝Ｂ２及びＬ〜５の間の
間隔か挾くなると、カップリングキャパシタンスＣＢＢ
か大きくなるので、カップリング比は増加するようにな
る。また上記メモリセルＭＣ，ｏ−ＭＣ，２及びＭ Ｃ
２０−Ｍ Ｃ２２のストーリージキャパシタＣＳが小さ
くなるので、カップリング比は増加する。
間隔か挾くなると、カップリングキャパシタンスＣＢＢ
か大きくなるので、カップリング比は増加するようにな
る。また上記メモリセルＭＣ，ｏ−ＭＣ，２及びＭ Ｃ
２０−Ｍ Ｃ２２のストーリージキャパシタＣＳが小さ
くなるので、カップリング比は増加する。
上記のようにビットライン間にカップリングノイズが大
きくなると、動作上の余裕度（Ｍａｒｇｉｎ）か悪くな
ってセンスアンプか誤動作するようになる。
きくなると、動作上の余裕度（Ｍａｒｇｉｎ）か悪くな
ってセンスアンプか誤動作するようになる。
第２図は従来の捻りビットライン方式の回路配置を示す
ものであって、上記のようなビットライン間のカップリ
ングノイズを減少するための方法が示している。
ものであって、上記のようなビットライン間のカップリ
ングノイズを減少するための方法が示している。
図において、ビットライン双Ｂ。及びＥ、Ｂ１及びＢ、
、Ｂ２及びＥとＢ、及びしは各々の双になるビットラ
インを２Ｎ（Ｎは自然数）番の以上に捻って、このビッ
トライン双Ｂ。及び【。−１Ｂ１及び〔、Ｂ２及びＬと
Ｂ３及び〔の一端にはセンスアンプＳＡ、−ｓＡ、が接
続している。
、Ｂ２及びＥとＢ、及びしは各々の双になるビットラ
インを２Ｎ（Ｎは自然数）番の以上に捻って、このビッ
トライン双Ｂ。及び【。−１Ｂ１及び〔、Ｂ２及びＬと
Ｂ３及び〔の一端にはセンスアンプＳＡ、−ｓＡ、が接
続している。
ここで、各ビットライン双Ｂ。及びＩｔ’； 、 Ｂ
。
。
及び〔、Ｂ２及び口とＢ３及び〔を行き交うように捻る
時、隣接するビットライン双と同じくワードラインとの
交差点にて捻ることを防止して上記第２図のような折返
しビットラインの構造を持つメモリセルよりカップリン
グキャパシタンスを最大５０％まで減少させることがで
きる。即ち、ビットライン双を構成する２つのビットラ
イン間のカップリングキャパシタンスをイントラカップ
リングキャパシタンス（Ｉｎｔｒａ Ｃｏｕｐｌｉｎｇ
Ｃａｐａｃｉｔａｎｃｅ）として、互いに異なるビッ
トライン双を構成しながら隣接するビットライン間のカ
ップリングキャパシタンスをインターカップリングキャ
パシタンス（Ｉｎｔｅｒ Ｃｏｕｐｌｉｎｇ Ｃａｐａ
ｃｉｔａｎｃｅ）とすると、イントラカップリングキャ
パシタンスは除去しないが、インターカップリングキャ
パシタンスは完全に除去してメモリセルの全体のカップ
リングキャパシタンスを最大５０％まで減少させること
かできるので、上記の式によってカップリングノイズを
大きく減少することができる。 しかし、ビットライン
を捻る時に面積が増加するが、隣接する双と行き交うよ
うに捻るためには２番以上を捻るので、面積の大きく増
加されてメモリセルを高集積するのに困難な問題点があ
った。 従って、この発明の目的は、チップの面積増加
を最小化すると共にカップリングノイズを減少させるこ
とのできる半導体メモリ装置を提供することにある。
時、隣接するビットライン双と同じくワードラインとの
交差点にて捻ることを防止して上記第２図のような折返
しビットラインの構造を持つメモリセルよりカップリン
グキャパシタンスを最大５０％まで減少させることがで
きる。即ち、ビットライン双を構成する２つのビットラ
イン間のカップリングキャパシタンスをイントラカップ
リングキャパシタンス（Ｉｎｔｒａ Ｃｏｕｐｌｉｎｇ
Ｃａｐａｃｉｔａｎｃｅ）として、互いに異なるビッ
トライン双を構成しながら隣接するビットライン間のカ
ップリングキャパシタンスをインターカップリングキャ
パシタンス（Ｉｎｔｅｒ Ｃｏｕｐｌｉｎｇ Ｃａｐａ
ｃｉｔａｎｃｅ）とすると、イントラカップリングキャ
パシタンスは除去しないが、インターカップリングキャ
パシタンスは完全に除去してメモリセルの全体のカップ
リングキャパシタンスを最大５０％まで減少させること
かできるので、上記の式によってカップリングノイズを
大きく減少することができる。 しかし、ビットライン
を捻る時に面積が増加するが、隣接する双と行き交うよ
うに捻るためには２番以上を捻るので、面積の大きく増
加されてメモリセルを高集積するのに困難な問題点があ
った。 従って、この発明の目的は、チップの面積増加
を最小化すると共にカップリングノイズを減少させるこ
とのできる半導体メモリ装置を提供することにある。
（課題を解決するための手段）
上記のような目的を達成するためのこの発明の特徴は、
平行するように配置されて隣接した少なくとも２つの双
を一つの単位として同一な位置にて捻られた多数のビッ
トラインと、上記ビットラインと交差する多数のワード
ラインと、上記ビットライン双の終端に接続された多数
個のセンスアンプと、上記ビットラインとワードライン
とが交差する部分の所定部分に接続される多数のメモリ
セルを備えたことにある。
平行するように配置されて隣接した少なくとも２つの双
を一つの単位として同一な位置にて捻られた多数のビッ
トラインと、上記ビットラインと交差する多数のワード
ラインと、上記ビットライン双の終端に接続された多数
個のセンスアンプと、上記ビットラインとワードライン
とが交差する部分の所定部分に接続される多数のメモリ
セルを備えたことにある。
この発明の他の特徴は、平行するように配置された多数
のビットラインと、上記ビットラインと互いに交差して
隣接する少なくとも４つを一つの単位として同一な位置
にて捻られた多数のワードラインと、上記ビットライン
双の終端に接続された多数のセンスアンプと、上記ビッ
トラインとワードラインとが交差する部分の所定部分に
接続される多数のメモリセルを備えたことにある。
のビットラインと、上記ビットラインと互いに交差して
隣接する少なくとも４つを一つの単位として同一な位置
にて捻られた多数のワードラインと、上記ビットライン
双の終端に接続された多数のセンスアンプと、上記ビッ
トラインとワードラインとが交差する部分の所定部分に
接続される多数のメモリセルを備えたことにある。
この発明の他の特徴は、
平行するように配置されて隣接した少なくとも２つの双
を一つの単位として同一な位置から捩えられた多数のビ
ットラインと、上記ビットラインと互いに交差して隣接
する少なくとも４つを一つの単位として同一な位置にて
捻られた多数のビットラインと、上記ビットライン双の
終端に接続された多数のセンスアンプと、上記ビットラ
インとワードラインとが交差する部分の所定部分に接続
される多数のメモリセルを備えたことにある。
を一つの単位として同一な位置から捩えられた多数のビ
ットラインと、上記ビットラインと互いに交差して隣接
する少なくとも４つを一つの単位として同一な位置にて
捻られた多数のビットラインと、上記ビットライン双の
終端に接続された多数のセンスアンプと、上記ビットラ
インとワードラインとが交差する部分の所定部分に接続
される多数のメモリセルを備えたことにある。
（実施例〉
以下、この発明の実施例を添付図面を参照して詳細に説
明する。
明する。
第３図はこの発明により捻りビットライン方式の回路配
置を持つＤＲＡＭの回路構成の実施例を示す図面である
。
置を持つＤＲＡＭの回路構成の実施例を示す図面である
。
図において、上端部には多数の上部センスアン−１；’
（ＳＡＵ）が行へ配置され、下端部には多数の下部セン
スアンプ（ＳＡＤ）が行へ配置される。
（ＳＡＵ）が行へ配置され、下端部には多数の下部セン
スアンプ（ＳＡＤ）が行へ配置される。
また、上記各々の上記センスアンプ（ＳＡＵ）には下方
へ伸張するビットラインＢ。、［とＢ２ ＋Ｌが接続さ
れていて、各々の下部センスアンプ（ＳＡＤ）には上方
へ伸張するビットライン、Ｂ１、巳とＥｌ、Ｕ３が接続
され、また、上記ビットラインＢ。−Ｂ３及びＢ０〜〔
とワードラインＷ１〜Ｗ、の交差点にはメモリセルＭＣ
，８〜Ｍ Ｃ＊ ３が接続される。そしてビットライン
Ｂ。〜Ｂ３及びＢ。−Ｂ３は下方へ伸張する一双のビッ
トラインと、このビットライン双と隣接して上方へ伸張
する一双のビットラインを一つの単位として同一なビッ
トライン上にて一番だけ捻って連結する。即ち、上記上
部センスアンプ（ＳＡＵ）にて下方へ伸張するビットラ
イン双Ｂ。、ＦとＢ２、しは所定部分にて捻られて継続
的に下方へ伸張する。また、上記下部センスアンプ（Ｓ
ＡＤ）にて上方へ伸張する各々ビットライン双Ｂ、、ｆ
ｌｒ〒とＢ３．Ｆ！Ｖ３は上記各々のビットライン双Ｂ
。。
へ伸張するビットラインＢ。、［とＢ２ ＋Ｌが接続さ
れていて、各々の下部センスアンプ（ＳＡＤ）には上方
へ伸張するビットライン、Ｂ１、巳とＥｌ、Ｕ３が接続
され、また、上記ビットラインＢ。−Ｂ３及びＢ０〜〔
とワードラインＷ１〜Ｗ、の交差点にはメモリセルＭＣ
，８〜Ｍ Ｃ＊ ３が接続される。そしてビットライン
Ｂ。〜Ｂ３及びＢ。−Ｂ３は下方へ伸張する一双のビッ
トラインと、このビットライン双と隣接して上方へ伸張
する一双のビットラインを一つの単位として同一なビッ
トライン上にて一番だけ捻って連結する。即ち、上記上
部センスアンプ（ＳＡＵ）にて下方へ伸張するビットラ
イン双Ｂ。、ＦとＢ２、しは所定部分にて捻られて継続
的に下方へ伸張する。また、上記下部センスアンプ（Ｓ
ＡＤ）にて上方へ伸張する各々ビットライン双Ｂ、、ｆ
ｌｒ〒とＢ３．Ｆ！Ｖ３は上記各々のビットライン双Ｂ
。。
〔とＢ２．ｆｆｉの間に位置するが、上記所定部分にて
捻られてこの各々のビットライン双Ｂｏ 。
捻られてこの各々のビットライン双Ｂｏ 。
ＢｏとＢ２．Ｂ２を中心に位置させて、継続して上側に
伸張する。従って、上記ビットラインＢ。
伸張する。従って、上記ビットラインＢ。
〜Ｂ３及びＬ〜〔は捻りの後には隣接してあったビット
ラインが隣接しないようになる。従って上記折返しビッ
トラインの構造に比してイトラカップリングキャ“パシ
タンスとインターカップリングキャパシタンスか各々５
０％減少するので、全体的にカップリングキャパシタン
スは５０％減少するようになってカップリングノイズは
上記従来の折返しビットライン構造と同様に減少される
。
ラインが隣接しないようになる。従って上記折返しビッ
トラインの構造に比してイトラカップリングキャ“パシ
タンスとインターカップリングキャパシタンスか各々５
０％減少するので、全体的にカップリングキャパシタン
スは５０％減少するようになってカップリングノイズは
上記従来の折返しビットライン構造と同様に減少される
。
そして、上記センスアンプ（ＳＡＵ）、（ＳＡＤ）を上
部と下部とに分離して行き交うよう配置するので、この
センスアップ（ＳＡＵ）、（ＳＡＤ）の面積を大きくし
て増幅余裕度を大きくなる。
部と下部とに分離して行き交うよう配置するので、この
センスアップ（ＳＡＵ）、（ＳＡＤ）の面積を大きくし
て増幅余裕度を大きくなる。
また、上記にて４つのビットラインを一つの単位として
一番だけ捻るので、従来の捻りビットライン構造を持つ
メモリセルより面積が１７２に減少するようになる。下
記の表は上記のような各ビットライン構造によるカップ
リングノイズ及び面積を比較して示している。
一番だけ捻るので、従来の捻りビットライン構造を持つ
メモリセルより面積が１７２に減少するようになる。下
記の表は上記のような各ビットライン構造によるカップ
リングノイズ及び面積を比較して示している。
上記の表にてチップの面積は折返しビットラインを基準
として従来の捻りビットラインを持つメモリ装置が△Ａ
だけもっと大きく、この発明による捻りビットライン構
造を持つメモリ装置は１／２△Ａだけもっと大きい。ま
た、ビットラインＢ。〜Ｂ３及びＬ−Ｌのカップリング
ノイズを比較すると折返しビットライン構造はインター
カップリングノイズとイントラカップリングノイズが各
々のΔＮだけ発生されてカップリングノイズの合は２△
Ｎになる。しかし、従来の捻りビットライン構造はイン
タカップリングノイズが発生されないで、イントラカッ
プリングノイズが△Ｎだけ発生され、この発明による捻
りビットライン構造はインターカップリングノイズとイ
ントラカップリングノイズが各々の１／２△Ｎだけ発生
されてカップリングノイズの合はΔＮになる。
として従来の捻りビットラインを持つメモリ装置が△Ａ
だけもっと大きく、この発明による捻りビットライン構
造を持つメモリ装置は１／２△Ａだけもっと大きい。ま
た、ビットラインＢ。〜Ｂ３及びＬ−Ｌのカップリング
ノイズを比較すると折返しビットライン構造はインター
カップリングノイズとイントラカップリングノイズが各
々のΔＮだけ発生されてカップリングノイズの合は２△
Ｎになる。しかし、従来の捻りビットライン構造はイン
タカップリングノイズが発生されないで、イントラカッ
プリングノイズが△Ｎだけ発生され、この発明による捻
りビットライン構造はインターカップリングノイズとイ
ントラカップリングノイズが各々の１／２△Ｎだけ発生
されてカップリングノイズの合はΔＮになる。
また、この発明は捻りビットラインを一実施例として説
明したが、ワードラインを捻るように形成してもこの発
明の思想を逸脱しないことを留意しなければならない。
明したが、ワードラインを捻るように形成してもこの発
明の思想を逸脱しないことを留意しなければならない。
即ち、上端部には多数の上部センスアンプ（ＳＡＵ）が
行へ配置され、下端部には下部センスアンプ（ＳＡＤ）
が行へ配置される。上記各々の上部センスアンプ（ＳＡ
Ｕ）には下方へ伸張するビットラインＢ。＋ＢＯと８２
ｒＢ２が接続され、各々の下部センスアンプ（ＳＡＤ
）には上方へ伸張するビットラインＢ、、Ｔ７とＢ９．
Ｂ、が接続される。また上記ビットラインＢ。−Ｂ３及
びＢ。−Ｂ３とワードラインＷ１〜Ｗｋの交差点にはメ
モリセルＭＣ，ｏ−ＭＣ，３とが接続される。そして、
上記ワードラインＷ１〜Ｗｋは隣接する少なくとも４つ
のワードラインを一つの単位として所定部分にて捻るよ
うになる。
行へ配置され、下端部には下部センスアンプ（ＳＡＤ）
が行へ配置される。上記各々の上部センスアンプ（ＳＡ
Ｕ）には下方へ伸張するビットラインＢ。＋ＢＯと８２
ｒＢ２が接続され、各々の下部センスアンプ（ＳＡＤ
）には上方へ伸張するビットラインＢ、、Ｔ７とＢ９．
Ｂ、が接続される。また上記ビットラインＢ。−Ｂ３及
びＢ。−Ｂ３とワードラインＷ１〜Ｗｋの交差点にはメ
モリセルＭＣ，ｏ−ＭＣ，３とが接続される。そして、
上記ワードラインＷ１〜Ｗｋは隣接する少なくとも４つ
のワードラインを一つの単位として所定部分にて捻るよ
うになる。
この時上記ワードラインＷ、〜Ｗｋは捻りの後には隣接
してあったビットラインが隣接しないようになる。
してあったビットラインが隣接しないようになる。
上述したようにこの発明は、隣接した４つの以上のビッ
トラインを一つの単位として一番だけ捻りでチップの面
積を大きく増加させないで、捻った後には隣接してあっ
たビットラインが再び隣接しないことによって、イント
ラカップリングキャパシタンスとインターカップリング
キャパシタンスとを各々の半分に減少することができる
。
トラインを一つの単位として一番だけ捻りでチップの面
積を大きく増加させないで、捻った後には隣接してあっ
たビットラインが再び隣接しないことによって、イント
ラカップリングキャパシタンスとインターカップリング
キャパシタンスとを各々の半分に減少することができる
。
従って、この発明はチップの面積を大きく増加させない
で、カップリングキャパシタンスを半分減らしてカップ
リングノイズを大きく減少することのできる効果がある
。
で、カップリングキャパシタンスを半分減らしてカップ
リングノイズを大きく減少することのできる効果がある
。
第１図は従来の折返しビットラインを持つＤＲＡＭの回
路図、 第２図は従来の捻りビットラインを持つＤＲＡＭの回路
図、 第３図はこの発明による捻りビットラインを持つＤＲＡ
Ｍの回路図である。 Ｗｌ Ｗ２
路図、 第２図は従来の捻りビットラインを持つＤＲＡＭの回路
図、 第３図はこの発明による捻りビットラインを持つＤＲＡ
Ｍの回路図である。 Ｗｌ Ｗ２
Claims (1)
- 【特許請求の範囲】 １、半導体メモリ装置において、 平行するように配置されて隣接した少なくとも２つの双
を一つの単位として同一な位置にて捻られた多数のビッ
トラインと、 上記ビットラインと交差する多数のワードラインと、 上記ビットライン双の終端に接続された多数のセンスア
ンプと、 上記ビットラインとワードラインとが交差する部分の所
定部分に接続される多数のメモリセルを備えたことを特
徴とする半導体メモリ装置。 ２、上記隣接したビットラインは、捻る後に互いに隣接
されないことを特徴とする請求項１記載の半導体メモリ
装置。 ３、上記ビットラインは、一双を分離させ、異なる一双
をこの一双の中心に位置させることを特徴とする請求項
２記載の半導体メモリ装置。 ４、上記センスアンプは、同一な数として上側と下側と
に分けられたことを特徴とする請求項１記載の半導体メ
モリ装置。 ５、上記センスアンプは、中心に位置した他の一双のビ
ットライン双に接続されることを特徴とする請求項２項
又は４項記載の半導体メモリ装置。 ６、半導体メモリ装置において、 平行するように配置された多数のビットラインと、 上記ビットラインと互いに交差して隣接する少なくとも
４つを一つの単位として同一な位置にて捻られた多数の
ワードラインと、 上記ビットライン双の終端に接続された多数のセンスア
ンプと、 上記ビットラインとワードラインとが交差する部分の所
定部分に接続される多数のメモリセルを備えたことを特
徴とする半導体メモリ装置。 ７、上記隣接したワードラインは、捻る後に互いに隣接
されないことを特徴とする請求項６記載の半導体メモリ
装置。 ８、上記センスアンプは、同一な数として上側と下側と
に分けられたことを特徴とする請求項７記載の半導体メ
モリ装置。 ９、半導体メモリ装置において、 平行するように配置されて隣接した少なくとも２つの双
を一つの単位として同一な位置から捩えられた多数のビ
ットラインと、上記ビットラインと互いに交差して隣接
する少なくとも４つを一つの単位として同一な位置にて
捻られた多数のワードラインと、上記ビットラン双の終
端に接続された多数のセンスアンプと、 上記ビットラインとワードラインとが交差する部分の所
定部分に接続される多数のメモリセルを備えたことを特
徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292210A JPH04168687A (ja) | 1990-10-31 | 1990-10-31 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292210A JPH04168687A (ja) | 1990-10-31 | 1990-10-31 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04168687A true JPH04168687A (ja) | 1992-06-16 |
Family
ID=17778947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292210A Pending JPH04168687A (ja) | 1990-10-31 | 1990-10-31 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04168687A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7274612B2 (en) | 2003-09-19 | 2007-09-25 | International Business Machines Corporation | DRAM circuit and its operation method |
| JP2009533787A (ja) * | 2006-03-30 | 2009-09-17 | エヌエックスピー ビー ヴィ | メモリマトリクスを備えた電子回路、及びビットラインノイズを補償する読出し方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457494A (en) * | 1987-08-28 | 1989-03-03 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPH02183490A (ja) * | 1989-01-09 | 1990-07-18 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JPH0349091A (ja) * | 1989-07-18 | 1991-03-01 | Toshiba Corp | ダイナミック型半導体記憶装置 |
-
1990
- 1990-10-31 JP JP2292210A patent/JPH04168687A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457494A (en) * | 1987-08-28 | 1989-03-03 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPH02183490A (ja) * | 1989-01-09 | 1990-07-18 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JPH0349091A (ja) * | 1989-07-18 | 1991-03-01 | Toshiba Corp | ダイナミック型半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7274612B2 (en) | 2003-09-19 | 2007-09-25 | International Business Machines Corporation | DRAM circuit and its operation method |
| JP2009533787A (ja) * | 2006-03-30 | 2009-09-17 | エヌエックスピー ビー ヴィ | メモリマトリクスを備えた電子回路、及びビットラインノイズを補償する読出し方法 |
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