JPH04168577A - 画像処理装置 - Google Patents
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- JPH04168577A JPH04168577A JP2296118A JP29611890A JPH04168577A JP H04168577 A JPH04168577 A JP H04168577A JP 2296118 A JP2296118 A JP 2296118A JP 29611890 A JP29611890 A JP 29611890A JP H04168577 A JPH04168577 A JP H04168577A
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- 238000003379 elimination reaction Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像処理装置に関し、特に二値画像上に散在し
ている雑音画素を除去する画像処理装置に関する。
ている雑音画素を除去する画像処理装置に関する。
従来、スキャナ及びＣＯＤカメラ等から画像を入力し、
二値画像にして画像処理を行っている。
二値画像にして画像処理を行っている。
このような二値画像は二次元的に画像を走査して、画素
をｒＯＪ、ｒｌＪの２通りの値で表わしたものである。
をｒＯＪ、ｒｌＪの２通りの値で表わしたものである。
例えば、第５図のような画像メモリ１５上の二値画像に
おいて、斜線部分１３が、画素の値が「１」の領域であ
り、斜線部分１４が、画素の値が「０」の領域である。
おいて、斜線部分１３が、画素の値が「１」の領域であ
り、斜線部分１４が、画素の値が「０」の領域である。
そして、ｒＯＪまたはｒＬＪの画素が水平または垂直方
向に連続した個数はラン長と呼ばれ、二値画像の特徴デ
ータとして用いられている。
向に連続した個数はラン長と呼ばれ、二値画像の特徴デ
ータとして用いられている。
また、値がｒＯＪである周囲の画素から孤立した、１画
素で構成された値「１」の点は孤立点、値「１コの領域
中１画素で構成された値ｒＯＪの点は孤立孔と呼ばれ、
スキャナ等による入力時に発生するデータと無関係のデ
ータである。このような孤立点、孤立孔は雑音と呼ばれ
る。このような雑音を取り去る処理は、雑音除去と呼ば
れ種々の方法が提案されている。
素で構成された値「１」の点は孤立点、値「１コの領域
中１画素で構成された値ｒＯＪの点は孤立孔と呼ばれ、
スキャナ等による入力時に発生するデータと無関係のデ
ータである。このような孤立点、孤立孔は雑音と呼ばれ
る。このような雑音を取り去る処理は、雑音除去と呼ば
れ種々の方法が提案されている。
この種の方法には、二値画像の中の画素を順次選択し、
選択された画素を中心画素としたとき、その中心画素の
周辺８画素を参照して、その８画素の値ｒＯＪ、ｒＩＪ
の組合せによってその中心画素が雑音であるか否かを判
定する方法がある。
選択された画素を中心画素としたとき、その中心画素の
周辺８画素を参照して、その８画素の値ｒＯＪ、ｒＩＪ
の組合せによってその中心画素が雑音であるか否かを判
定する方法がある。
この方法を第４図から第８図を参照して説明する。
第４図は従来の画像処理装置のブロック図である。
第４図において、制御装置１により制御された画素アド
レスレジスタ２ｂには、第６図に示す画像メモリ１６の
上で左上隅の画素から主走査方向の右へ向い、右端まで
到達したら副走査方向に１行ずれて、さらに主走査方向
をスキャンするようにアドレスが格納されていく。周辺
８画素アドレス発生部１１では、第７図のように中心画
素１７に対して、その周辺８画素１８のアドレスを順次
発生する。周辺８画素１８のアドレスは、第４図の画素
読み出し部５に送られ、画素読み出し部５ｂが実際の二
値画像記憶部１０の周辺８画素１８の画素値（「Ｏ」ま
たは「１」）を読み出し、周辺８画素格納レジスタ１２
にその値を格納する。周辺８画素１８の画素値が格納さ
れた段階で、判定部７は８画素のパターンを判定テーブ
ル８と比較する。
レスレジスタ２ｂには、第６図に示す画像メモリ１６の
上で左上隅の画素から主走査方向の右へ向い、右端まで
到達したら副走査方向に１行ずれて、さらに主走査方向
をスキャンするようにアドレスが格納されていく。周辺
８画素アドレス発生部１１では、第７図のように中心画
素１７に対して、その周辺８画素１８のアドレスを順次
発生する。周辺８画素１８のアドレスは、第４図の画素
読み出し部５に送られ、画素読み出し部５ｂが実際の二
値画像記憶部１０の周辺８画素１８の画素値（「Ｏ」ま
たは「１」）を読み出し、周辺８画素格納レジスタ１２
にその値を格納する。周辺８画素１８の画素値が格納さ
れた段階で、判定部７は８画素のパターンを判定テーブ
ル８と比較する。
判定テーブル８は、２８ （＝２５６）通りのパターン
がある。この判定テーブル８は第８図のようになってお
り、８個の周辺画素のパターンが書かれたテーブル１９
と、そのパターンのときの中心画素の書き換え値が書か
れたテーブル２０で構成される。
がある。この判定テーブル８は第８図のようになってお
り、８個の周辺画素のパターンが書かれたテーブル１９
と、そのパターンのときの中心画素の書き換え値が書か
れたテーブル２０で構成される。
判定部７はこの判定テーブル８によって新しい中心画素
値を出力する。出力された画素値が画素書き込み部９へ
送られ、二値画像記憶部１０に書き込まれる。このとき
判定テーブル８の内容は、孤立点、孤立孔の周辺画素パ
ターンであるとき、孤立点、孤立孔が除去されるように
作成してお（。例えば、第５図の画素Ａについては、そ
の周辺の８画素がすべて「０」なら、画素Ａの値を「０
」と書き換えるようなテーブルを作成しておく。
値を出力する。出力された画素値が画素書き込み部９へ
送られ、二値画像記憶部１０に書き込まれる。このとき
判定テーブル８の内容は、孤立点、孤立孔の周辺画素パ
ターンであるとき、孤立点、孤立孔が除去されるように
作成してお（。例えば、第５図の画素Ａについては、そ
の周辺の８画素がすべて「０」なら、画素Ａの値を「０
」と書き換えるようなテーブルを作成しておく。
上述した従来の画像処理装置は、中心画素の書き換え判
定に、１画素につき８画素をアドレッシングし、テーブ
ルも２５６通りの中から合うものを検索しなければなら
ず、パーソナルコンピュータ等で処理を行うにはかなり
処理時間を要するという問題点があった。
定に、１画素につき８画素をアドレッシングし、テーブ
ルも２５６通りの中から合うものを検索しなければなら
ず、パーソナルコンピュータ等で処理を行うにはかなり
処理時間を要するという問題点があった。
本発明の目的は、ラン長が「１」であるような雑音画素
を高速に除去することができる画像処理装置を提供する
ことにある。
を高速に除去することができる画像処理装置を提供する
ことにある。
本発明の画像処理装置は、
（Ａ）二値の値を有する画素を含んだ二値画像上の全画
素のアドレスを順次格納する画素アドレス格納手段、 （Ｂ）前記画素アドレス格納手段にアドレスが格納され
た二値画像上の画素を順次選択し、選択された画素を中
心画素としたとき前記中心画素の左右に位置する画素の
アドレスを発生する主走査方向２画素アドレス発生手段
、（Ｃ）前記中心画素の上下に位置する画素のアドレス
を発生する副走査方向２画素アドレス発生手段、 （Ｄ）前記中心画素と前記中心画素の左右に位置する画
素とを含む３画素、及び前記中心画素と前記中心画素の
上下に位置する画素とを含む３画素を格納する３画素格
納手段、 （Ｅ）前記二値の値のうち一方の値を第１の値とし、他
方の値を第２の値としたとき、前記３画素格納レジスタ
のパターンから、前記中心画素の左右に位置する画素が
第１の値で前記中心画素が第２の値のとき、前記中心画
素を第１の値にし、前記中心画素の上下に位置する画素
が第１の値で前記中心画素が第２の値のとき、前記中心
画素を第１の値にし、前記中心画素の左右に位置する画
素が第２の値で前記中心画素が第１の値のとき、前記中
心画素を第２の値にし、前記中心画素の上下に位置する
画素が第２の値で前記中心画素が第１の値のとき、前記
中心画素を第２の値にする判定手段、 （Ｆ）前記３画素格納手段に格納された画素の値の組合
せに起こり得る８つの画素パターンと、前記８つの画素
パターンに対応する前記中心画素の８つの書き換え値と
が書かれている判定テーブル、 （Ｇ）前記画素アドレス格納手段に前記二値画像の全画
素アドレスを順次格納するとともに、前記主走査方向２
画素アドレス発生手段で前記中心画素の左右に位置する
画素アドレスを発生した後に、前記画素アドレス格納手
段に、前記二値画像の全画素アドレスを順次格納すると
ともに、前記副走査方向２画素アドレス発生手段で前記
中心画素の上下に位置する画素アドレスを発生させる制
御を行う制御装置、 （Ｈ）前記中心画素と前記中心画素の左右に位置する画
素、及び前記中心画素と前記中心画素の上下に位置する
画素とを二値画像記憶部から読み出し、前記３画素格納
手段に値を格納する画素読み出し手段、 （Ｉ）前記判定手段で前記中心画素を書き換えるように
判定されたとき、前記二値画像記憶部に対して前記中心
画素の書き換えを行う画素書き込み手段、 を有し、前記中心画素と前記中心画素の左右に位置する
画素のパターンで書き換え判定された画素を前記画素書
き込み手段で書き換えることで主走査方向にラン長「１
」の画素の除去を行い、次に前記中心画素と前記中心画
素の上下に位置する画素のパターンで書き換え判定され
た画素を前記画素書き込み手段で書き換えることで副走
査方向にラン長「１」の画素の除去を行うように構成さ
れている。
素のアドレスを順次格納する画素アドレス格納手段、 （Ｂ）前記画素アドレス格納手段にアドレスが格納され
た二値画像上の画素を順次選択し、選択された画素を中
心画素としたとき前記中心画素の左右に位置する画素の
アドレスを発生する主走査方向２画素アドレス発生手段
、（Ｃ）前記中心画素の上下に位置する画素のアドレス
を発生する副走査方向２画素アドレス発生手段、 （Ｄ）前記中心画素と前記中心画素の左右に位置する画
素とを含む３画素、及び前記中心画素と前記中心画素の
上下に位置する画素とを含む３画素を格納する３画素格
納手段、 （Ｅ）前記二値の値のうち一方の値を第１の値とし、他
方の値を第２の値としたとき、前記３画素格納レジスタ
のパターンから、前記中心画素の左右に位置する画素が
第１の値で前記中心画素が第２の値のとき、前記中心画
素を第１の値にし、前記中心画素の上下に位置する画素
が第１の値で前記中心画素が第２の値のとき、前記中心
画素を第１の値にし、前記中心画素の左右に位置する画
素が第２の値で前記中心画素が第１の値のとき、前記中
心画素を第２の値にし、前記中心画素の上下に位置する
画素が第２の値で前記中心画素が第１の値のとき、前記
中心画素を第２の値にする判定手段、 （Ｆ）前記３画素格納手段に格納された画素の値の組合
せに起こり得る８つの画素パターンと、前記８つの画素
パターンに対応する前記中心画素の８つの書き換え値と
が書かれている判定テーブル、 （Ｇ）前記画素アドレス格納手段に前記二値画像の全画
素アドレスを順次格納するとともに、前記主走査方向２
画素アドレス発生手段で前記中心画素の左右に位置する
画素アドレスを発生した後に、前記画素アドレス格納手
段に、前記二値画像の全画素アドレスを順次格納すると
ともに、前記副走査方向２画素アドレス発生手段で前記
中心画素の上下に位置する画素アドレスを発生させる制
御を行う制御装置、 （Ｈ）前記中心画素と前記中心画素の左右に位置する画
素、及び前記中心画素と前記中心画素の上下に位置する
画素とを二値画像記憶部から読み出し、前記３画素格納
手段に値を格納する画素読み出し手段、 （Ｉ）前記判定手段で前記中心画素を書き換えるように
判定されたとき、前記二値画像記憶部に対して前記中心
画素の書き換えを行う画素書き込み手段、 を有し、前記中心画素と前記中心画素の左右に位置する
画素のパターンで書き換え判定された画素を前記画素書
き込み手段で書き換えることで主走査方向にラン長「１
」の画素の除去を行い、次に前記中心画素と前記中心画
素の上下に位置する画素のパターンで書き換え判定され
た画素を前記画素書き込み手段で書き換えることで副走
査方向にラン長「１」の画素の除去を行うように構成さ
れている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図に示す画像処理装置は、「０」及び「１」のいず
れかの値を有する画素を含んだ二値画像上の全画素のア
ドレスを順次格納する画素アドレスレジスタ２ ａ １
画素アドレスレジスタ２ａにアドレスが格納された二値
画像上の画素を順次選択し、選択された画素を中心画素
としたとき中心画素の左右に位置する画素のアドレスを
発生する主走査方向２画素アドレス発生部３、中心画素
の上下に位置する画素のアドレスを発生する副走査方向
２画素アドレス発生部４、中心画素と中心画素の左右に
位置する画素とを含む３画素、及び中心画素と前記中心
画素の上下に位置する画素とを含む３画素を格納する３
画素格納レジスタ６．３画素格納レジスタ６のパターン
から、中心画素の左右に位置する画素が「０」で前記中
心画素が「１」のとき、中心画素をｒＯＪにし、中心画
素の上下に位置する画素が「０」で中心画素が「１」の
とき、中心画素を「０」にし、中心画素の左右に位置す
る画素が「１」で中心画素が「０」のとき、中心画素を
「１」にし、中心画素の上下に位置する画素がｒｌＪで
中心画素がｒＯＪのとき、中心画素を「１」にする判定
部７．３画素格納レジスタの起こり得る８つの画素パタ
ーンと８つの画素パターンに対応する中心画素の８つの
書き換え値とが書かれている判定テーブル、画素アドレ
スレジスタ２ａに二値画像の全画素アドレスを順次格納
するとともに、主走査方向２画素アドレス発生部３で中
心画素の左右に位置する画素アドレスを発生した後に、
画素アドレスレジスタ２ａに、二値画像の全画素アドレ
スを順次格納するとともに、副走査方向２画素アドレス
発生部４で中心画素の上下に位置する画素アドレスを発
生させる制御を行う制御装置１、中心画素と中心画素の
左右に位置する画素、及び中心画素と中心画素の上下に
位置する画素とを二値画像記憶部１０から読み出し、３
画素格納レジスタ６に値を格納する画素読み出し部５
ａ １判定部７で中心画素を書き換えるように判定され
たとき、二値画像記憶部１０に対して中心画素の書き換
えを行う画素書き込み部９から構成されている。
れかの値を有する画素を含んだ二値画像上の全画素のア
ドレスを順次格納する画素アドレスレジスタ２ ａ １
画素アドレスレジスタ２ａにアドレスが格納された二値
画像上の画素を順次選択し、選択された画素を中心画素
としたとき中心画素の左右に位置する画素のアドレスを
発生する主走査方向２画素アドレス発生部３、中心画素
の上下に位置する画素のアドレスを発生する副走査方向
２画素アドレス発生部４、中心画素と中心画素の左右に
位置する画素とを含む３画素、及び中心画素と前記中心
画素の上下に位置する画素とを含む３画素を格納する３
画素格納レジスタ６．３画素格納レジスタ６のパターン
から、中心画素の左右に位置する画素が「０」で前記中
心画素が「１」のとき、中心画素をｒＯＪにし、中心画
素の上下に位置する画素が「０」で中心画素が「１」の
とき、中心画素を「０」にし、中心画素の左右に位置す
る画素が「１」で中心画素が「０」のとき、中心画素を
「１」にし、中心画素の上下に位置する画素がｒｌＪで
中心画素がｒＯＪのとき、中心画素を「１」にする判定
部７．３画素格納レジスタの起こり得る８つの画素パタ
ーンと８つの画素パターンに対応する中心画素の８つの
書き換え値とが書かれている判定テーブル、画素アドレ
スレジスタ２ａに二値画像の全画素アドレスを順次格納
するとともに、主走査方向２画素アドレス発生部３で中
心画素の左右に位置する画素アドレスを発生した後に、
画素アドレスレジスタ２ａに、二値画像の全画素アドレ
スを順次格納するとともに、副走査方向２画素アドレス
発生部４で中心画素の上下に位置する画素アドレスを発
生させる制御を行う制御装置１、中心画素と中心画素の
左右に位置する画素、及び中心画素と中心画素の上下に
位置する画素とを二値画像記憶部１０から読み出し、３
画素格納レジスタ６に値を格納する画素読み出し部５
ａ １判定部７で中心画素を書き換えるように判定され
たとき、二値画像記憶部１０に対して中心画素の書き換
えを行う画素書き込み部９から構成されている。
次に、動作を説明する。
第１図において、制御装置１からの制御により、画素ア
ドレスレジスタ２ａは、第６図のように対象となる二値
画像上の中心画素のアドレスを左上隅から主走査方向の
右へ向って格納し、右端まで来たら副走査方向に１ライ
ンずらして再度主走査方向に向って中心画素のアドレス
を順次格納し、最終的には二値画像全体の画素アドレス
を格納する。
ドレスレジスタ２ａは、第６図のように対象となる二値
画像上の中心画素のアドレスを左上隅から主走査方向の
右へ向って格納し、右端まで来たら副走査方向に１ライ
ンずらして再度主走査方向に向って中心画素のアドレス
を順次格納し、最終的には二値画像全体の画素アドレス
を格納する。
次に、画素アドレスレジスタ２ａに格納されたアドレス
に従って、二値画像記憶部１ｏに格納された二値画像の
画素データを順次読み出し、上記中心画素があれば、こ
れを除去する動作について説明する。
に従って、二値画像記憶部１ｏに格納された二値画像の
画素データを順次読み出し、上記中心画素があれば、こ
れを除去する動作について説明する。
本発明の処理は２段階に分けて行われる。まず、制御装
置１からの制御により、画素アドレスレジスタ２から二
値画像記憶部ｌｏ上の任意アドレスが主走査方向２画素
アドレス発生部３に送出される。一方、主走査方向２画
素アドレス発生部３も制御装置１からの制御により起動
されると、画素アドレスレジスタ２がらの二値画像記憶
部１０上の任意アドレスを受は取り、第２図の中心画素
２１に対して、その左の画素すと右の画素ｄのアドレス
を発生する。そして、この中心画素アドレスとその左右
の画素アドレスが画素読み出し部５ａに送られると、画
素読み出し部５ａは、その３画素の値を読んで３画素格
納レジスタ６に格納する。判定部７は、３画素格納レジ
スタ６の内容を判定テーブル８と比較する。この判定テ
ーブル８は、第３図のようになっており、判定部７が参
照する３画素のパターンテーブル２２（テーブルの中央
が中心画素２１）の内容で、中心画素の書き換え値２３
を決定するようなテーブルになっている。中心画素の書
き換え値２３は、画素書き込み部９に送られ、二値画像
記憶部１０上の中心画素を書き換える。この処理を二値
画像記憶部１０上の全画素について行い、１段階目の処
理が終了する。
置１からの制御により、画素アドレスレジスタ２から二
値画像記憶部ｌｏ上の任意アドレスが主走査方向２画素
アドレス発生部３に送出される。一方、主走査方向２画
素アドレス発生部３も制御装置１からの制御により起動
されると、画素アドレスレジスタ２がらの二値画像記憶
部１０上の任意アドレスを受は取り、第２図の中心画素
２１に対して、その左の画素すと右の画素ｄのアドレス
を発生する。そして、この中心画素アドレスとその左右
の画素アドレスが画素読み出し部５ａに送られると、画
素読み出し部５ａは、その３画素の値を読んで３画素格
納レジスタ６に格納する。判定部７は、３画素格納レジ
スタ６の内容を判定テーブル８と比較する。この判定テ
ーブル８は、第３図のようになっており、判定部７が参
照する３画素のパターンテーブル２２（テーブルの中央
が中心画素２１）の内容で、中心画素の書き換え値２３
を決定するようなテーブルになっている。中心画素の書
き換え値２３は、画素書き込み部９に送られ、二値画像
記憶部１０上の中心画素を書き換える。この処理を二値
画像記憶部１０上の全画素について行い、１段階目の処
理が終了する。
次に、２段階目の処理の開始により、制御装置１からの
制御により、画素アドレスレジスタ２ａに再度二値画像
記憶部１０上のアドレスを順次格納していく。このとき
、次に、制御装置１からの制御により、今度は副走査方
向２画素アドレス発生部４が起動され、画素アドレスレ
ジスタ２からの二値画像記憶部１０上の任意アドレスを
受は取り、第２図の中心画素２１に対する上の画素ａと
下の画素すのアドレスを発生する。中心画素のアドレス
、及びその上下の画素アドレスは画素読み出し部５ａに
送られる。画素アドレスを受は取った画素読み出し部５
ａは、１段階目の処理において中心画素左右の画素値で
主走査方向−次元の雑音除去を行った二値画像記憶部１
０から再度３画素を読み出し、３画素格納レジスタ６に
格納する。判定部７では、１段階目の処理において行っ
たのと同様な判定で、中心画素の書き換え値を判定テー
ブル８で決定し、画素書き込み部９へ出力する。そして
、画素書き込み部９は、書き換え値に従って二値画像記
憶部１０上の中心画素を書き換える。
制御により、画素アドレスレジスタ２ａに再度二値画像
記憶部１０上のアドレスを順次格納していく。このとき
、次に、制御装置１からの制御により、今度は副走査方
向２画素アドレス発生部４が起動され、画素アドレスレ
ジスタ２からの二値画像記憶部１０上の任意アドレスを
受は取り、第２図の中心画素２１に対する上の画素ａと
下の画素すのアドレスを発生する。中心画素のアドレス
、及びその上下の画素アドレスは画素読み出し部５ａに
送られる。画素アドレスを受は取った画素読み出し部５
ａは、１段階目の処理において中心画素左右の画素値で
主走査方向−次元の雑音除去を行った二値画像記憶部１
０から再度３画素を読み出し、３画素格納レジスタ６に
格納する。判定部７では、１段階目の処理において行っ
たのと同様な判定で、中心画素の書き換え値を判定テー
ブル８で決定し、画素書き込み部９へ出力する。そして
、画素書き込み部９は、書き換え値に従って二値画像記
憶部１０上の中心画素を書き換える。
このように、雑音除去を主走査方向と副走査方向とに分
けて、それぞれ−次元的に処理することにより、中心画
素の周辺８画素を参照して雑音除去を行うときには、２
５６通りまで参照の可能性のあったテーブルが、８通り
のテーブルの参照で済み、ラン長が「１」であるような
雑音画素を高速に除去することができる。
けて、それぞれ−次元的に処理することにより、中心画
素の周辺８画素を参照して雑音除去を行うときには、２
５６通りまで参照の可能性のあったテーブルが、８通り
のテーブルの参照で済み、ラン長が「１」であるような
雑音画素を高速に除去することができる。
また、主走査及び副走査方向に見て、ラン長が「１」の
画素はすべて除去されるため、除去後の孤立点、孤立孔
は少なくとも２Ｘ２画素の領域で構成されることになる
。従って、スキャナ等から入力した二値画像からその二
値画像の輪郭線を抽出し、出力するようなベクトル発生
装置において、本方式の雑音除去を行うようにすれば、
必らず袋になる輪郭が得られるため、その輪郭線を再度
二値画像に戻す際に、画像メモリに輪郭を書いた後で主
走査方向に画素をスキャンし、「１」の画素を二つ検出
したらその間を塗りつぶすことにより、容易に二値画像
を復元することができる。
画素はすべて除去されるため、除去後の孤立点、孤立孔
は少なくとも２Ｘ２画素の領域で構成されることになる
。従って、スキャナ等から入力した二値画像からその二
値画像の輪郭線を抽出し、出力するようなベクトル発生
装置において、本方式の雑音除去を行うようにすれば、
必らず袋になる輪郭が得られるため、その輪郭線を再度
二値画像に戻す際に、画像メモリに輪郭を書いた後で主
走査方向に画素をスキャンし、「１」の画素を二つ検出
したらその間を塗りつぶすことにより、容易に二値画像
を復元することができる。
以上説明したように、本発明は、雑音除去を主走査方向
と副走査方向とに分けて、それぞれ−次元的に処理する
ことにより、中心画素の周辺８画素を参照して雑音除去
を行うときには、２５６通りまで参照の可能性のあった
テーブルが、８通りのテーブルの参照で済み、ラン長が
「１」であるような雑音画素を高速に除去することがで
きるという効果を有する。
と副走査方向とに分けて、それぞれ−次元的に処理する
ことにより、中心画素の周辺８画素を参照して雑音除去
を行うときには、２５６通りまで参照の可能性のあった
テーブルが、８通りのテーブルの参照で済み、ラン長が
「１」であるような雑音画素を高速に除去することがで
きるという効果を有する。
第１図は本発明の一実施例のブロック図、第２図及び第
３図は第１図に示す画像処理装置の動作説明図、第４図
は従来の画像処理装置のブロック図、第５図〜第８図は
第４図に示す従来の画像処理装置の動作説明図である。 １・・・・・・制御装置、２ａ、２ｂ・・・・・・画素
アドレスレジスタ、３・・・・・・主走査方向２画素ア
ドレス発生部、４・・・・・・副走査方向２画素アドレ
ス発生部、５ ａ ＋ ５ ｂ・・・・・・画素読み出
し部、６・・・・・・３画素格納レジスタ、７・・・・
・・判定部、８・・・・・・判定テーブル、９・・・・
・・画素書き込み部、１０・・・・・・二値画像記憶部
、１１・・・・・・周辺８画素アドレス発生部、１２・
・・・・・周辺８画素格納レジスタ、１３．１４・・・
・・・斜線部分、１５．１６・・・・・・画像メモリ、
１７・・・・・・中心画素、１８・・・・・・周辺８画
素、１９・・・・・・テーブル、２０・・・・・・テー
ブル、２１・・・・・・中心画素、２２・・・・・・３
画素のパターンテーブル、２３・・・・・・中心画素の
書き換え値。 代理人 弁理士 内 原 晋 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図
３図は第１図に示す画像処理装置の動作説明図、第４図
は従来の画像処理装置のブロック図、第５図〜第８図は
第４図に示す従来の画像処理装置の動作説明図である。 １・・・・・・制御装置、２ａ、２ｂ・・・・・・画素
アドレスレジスタ、３・・・・・・主走査方向２画素ア
ドレス発生部、４・・・・・・副走査方向２画素アドレ
ス発生部、５ ａ ＋ ５ ｂ・・・・・・画素読み出
し部、６・・・・・・３画素格納レジスタ、７・・・・
・・判定部、８・・・・・・判定テーブル、９・・・・
・・画素書き込み部、１０・・・・・・二値画像記憶部
、１１・・・・・・周辺８画素アドレス発生部、１２・
・・・・・周辺８画素格納レジスタ、１３．１４・・・
・・・斜線部分、１５．１６・・・・・・画像メモリ、
１７・・・・・・中心画素、１８・・・・・・周辺８画
素、１９・・・・・・テーブル、２０・・・・・・テー
ブル、２１・・・・・・中心画素、２２・・・・・・３
画素のパターンテーブル、２３・・・・・・中心画素の
書き換え値。 代理人 弁理士 内 原 晋 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図
Claims (1)
- 【特許請求の範囲】 １、（Ａ）二値の値を有する画素を含んだ二値画像上の
全画素のアドレスを順次格納する画素アドレス格納手段
、 （Ｂ）前記画素アドレス格納手段にアドレスが格納され
た二値画像上の画素を順次選択し、選択された画素を中
心画素としたとき前記中心画素の左右に位置する画素の
アドレスを発生する主走査方向２画素アドレス発生手段
、 （Ｃ）前記中心画素の上下に位置する画素のアドレスを
発生する副走査方向２画素アドレス発生手段、 （Ｄ）前記中心画素と前記中心画素の左右に位置する画
素とを含む３画素、及び前記中心画素と前記中心画素の
上下に位置する画素とを含む３画素を格納する３画素格
納手段、 （Ｅ）前記二値の値のうち一方の値を第１の値とし、他
方の値を第２の値としたとき、前記３画素格納レジスタ
のパターンから、前記中心画素の左右に位置する画素が
第１の値で前記中心画素が第２の値のとき、前記中心画
素を第１の値にし、前記中心画素の上下に位置する画素
が第１の値で前記中心画素が第２の値のとき、前記中心
画素を第１の値にし、前記中心画素の左右に位置する画
素が第２の値で前記中心画素が第１の値のとき、前記中
心画素を第２の値にし、前記中心画素の上下に位置する
画素が第２の値で前記中心画素が第１の値のとき、前記
中心画素を第２の値にする判定手段、 （Ｆ）前記３画素格納手段に格納された画素の値の組合
せに起こり得る８つの画素パターン と、前記８つの画素パターンに対応する前記中心画素の
８つの書き換え値とが書かれている判定テーブル、 （Ｇ）前記画素アドレス格納手段に前記二値画像の全画
素アドレスを順次格納するとともに、前記主走査方向２
画素アドレス発生手段で前記中心画素の左右に位置する
画素アドレスを発生した後に、前記画素アドレス格納手
段 に、前記二値画像の全画素アドレスを順次格納するとと
もに、前記副走査方向２画素アドレス発生手段で前記中
心画素の上下に位置する画素アドレスを発生させる制御
を行う制御装置、 （Ｈ）前記中心画素と前記中心画素の左右に位置する画
素、及び前記中心画素と前記中心画素の上下に位置する
画素とを二値画像記憶部から読み出し、前記３画素格納
手段に値を格納する画素読み出し手段、 （Ｉ）前記判定手段で前記中心画素を書き換えるように
判定されたとき、前記二値画像記憶部に対して前記中心
画素の書き換えを行う画素書き込み手段、 を有し、前記中心画素と前記中心画素の左右に位置する
画素のパターンで書き換え判定された画素を前記画素書
き込み手段で書き換えることで主走査方向にラン長「１
」の画素の除去を行い、次に前記中心画素と前記中心画
素の上下に位置する画素のパターンで書き換え判定され
た画素を前記画素書き込み手段で書き換えることで副走
査方向にラン長「１」の画素の除去を行うことを特徴と
する画像処理装置。 ２、請求項１記載の画像処理装置において、前記二値の
値のうちの第１の値が「０」で、第２の値が「１」であ
ることを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296118A JPH04168577A (ja) | 1990-10-31 | 1990-10-31 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2296118A JPH04168577A (ja) | 1990-10-31 | 1990-10-31 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04168577A true JPH04168577A (ja) | 1992-06-16 |
Family
ID=17829370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2296118A Pending JPH04168577A (ja) | 1990-10-31 | 1990-10-31 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04168577A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005318588A (ja) * | 2004-04-30 | 2005-11-10 | Matsushita Electric Ind Co Ltd | ビデオシーケンスの補助データ処理 |
-
1990
- 1990-10-31 JP JP2296118A patent/JPH04168577A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005318588A (ja) * | 2004-04-30 | 2005-11-10 | Matsushita Electric Ind Co Ltd | ビデオシーケンスの補助データ処理 |
| JP4746909B2 (ja) * | 2004-04-30 | 2011-08-10 | パナソニック株式会社 | ビデオシーケンスの補助データ処理 |
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